輸入輸出延遲單元IODELAY簡介

輸入/輸出延遲單元(IODELAY)簡介每個(gè)I/O模塊包含一個(gè)可編程絕對(duì)延遲單元，稱為IODELAY。IODELAY可以連接到ILOGIC/ISERDES或OLOGIC/OSERDES模塊，也可同時(shí)連接到這兩個(gè)模塊。IODELAY是具有64個(gè)tap的環(huán)繞延遲單元，具有標(biāo)定的tap分辨率(見附圖1)。IODELAY可用于組合輸入通路、寄存輸入通路、組合輸出通路或寄存輸出通路，還可以在內(nèi)部資源中直接使用。IODELAY允許各輸入信號(hào)有獨(dú)立的延遲。通過在《Virtex-5數(shù)據(jù)手冊(cè)》中規(guī)定的范FBI內(nèi)選擇IDELAYCTRL參考時(shí)鐘，可以改變tap延遲分辨率。IODELAY資源可用作IDELAY.ODELAY或組合延遲。1、當(dāng)用作IDELAY時(shí)，數(shù)據(jù)從IEUF或內(nèi)部資源輸入，然后輸出到ILOGIC/ISERDES。有三種可用操作模式：?零保持時(shí)間延遲模式(EDELAY_TYPE=DEFAULT)這種操作模式允許向后兼容，以使用Vmex-IEVmex-IIPro和Vmex-4器件中的零保持時(shí)間延遲功能的設(shè)計(jì)。當(dāng)在沒有DCM的情況卜使用全局時(shí)鐘采集數(shù)據(jù)(引腳到引腳參數(shù))時(shí)，用這種延遲單元提供“非正保持時(shí)間”。在這種模式下使用時(shí)，不需要例化IDELAYCTRL基元。有關(guān)更多詳情，請(qǐng)見“IDELAYCTRL用法及設(shè)計(jì)指導(dǎo)原則”。?固定延遲模式(IDELAY_TYPE=FIXED)在固定延遲模式卜，配置時(shí)將延遲值預(yù)設(shè)置成由屬性IDELAY.VALUE確定的tap數(shù)。此值配置后不可更改。在這種模式I、?使用時(shí)，必須例化IDELAYCTRL基尤。有關(guān)更多詳情,請(qǐng)見“IDELAYCTRL用法及設(shè)計(jì)指導(dǎo)原則”。?可變延遲模式(IDELAY_TYPE=VARIABLE)在可變延遲模式卜?，可以在配置后通過操控控制信號(hào)CE和INC來改變延遲值。在這種模式卜?使用時(shí)，必須例化IDELAYCTRL基元。有關(guān)更多詳情，請(qǐng)見“IDELAYCTRL用法及設(shè)計(jì)指導(dǎo)原則”。2、當(dāng)用作ODELAY時(shí)，數(shù)據(jù)從OLOGIC/OSERDES輸入，然后輸出到OBUF3有一種可用操作模式：?固定延遲輸出模式在固定延遲輸出模式卜°，配置時(shí)將延遲值預(yù)設(shè)置成由屬性O(shè)DELAY_VALUE確定的tap數(shù)。此值配置后不可更改。在這種模式卜?使用時(shí)，必須例化IDELAYCTRL基元。有關(guān)更多詳情，請(qǐng)見“IDELAYCTRL用法及設(shè)計(jì)指導(dǎo)原則”。3、當(dāng)用作雙向延遲時(shí)，將IOB配置成雙向模式。IODELAY交替延遲輸入通路和輸出通路上的數(shù)據(jù)。有兩種可用操作模式：?固定IDELAY(IDELAY.TYPE=FIXED)和固定ODELAY模式在這種模式卜，IDELAY和ODELAY的值都是在配置時(shí)預(yù)設(shè)置，分別由IDELAY_VALUE和ODELAY_VALUE屬性確定。此值配置后不可更改。在這種模式卜?使用時(shí)，必須例化IDELAYCTRL基元。何關(guān)更多詳情，請(qǐng)見“IDELAYCTRL用法及設(shè)

計(jì)指導(dǎo)原則”O(jiān)?可變IDELAY(IDELAY_TYPE=VARIABLE)和固定ODELAY模式在這種模式卜，只有IDELAY值可以在配置后通過操控控制信號(hào)CE和INC來動(dòng)態(tài)更改。IODELAY基元中T引腳的邏輯級(jí)別動(dòng)態(tài)確定模塊是IDELAY模式還是ODELAY模式。在這種模式卜?使用時(shí)，必須例化IDELAYCTRL某元。有關(guān)更多詳情，請(qǐng)見“IDELAYCTRL用法及設(shè)計(jì)指導(dǎo)原則”。表1-1列出了IODELAY支持的配置。表1-1：IODELAY支持的配代IODELAY模式IODELAY的方向IODELAY單元中使用的輸入引腳信號(hào)源目標(biāo)支持的延遲模式IDELAY1IDATAINIBUFILOGIC/ISERDES/內(nèi)部資源規(guī)認(rèn)/固定/可變DATAIN內(nèi)部資澤固定/可變ODELAY0ODATAINOLOGIC/OSERDESOBUF固定雙向延遲1（T=1時(shí)）IDATAINIBUFILOGIC/ISERDES/內(nèi)部資源固定/可交0（T=0對(duì)）ODATAINOLOGIC/OSERDESOBUF固定IODELAY基元圖1-1所示為IODELAY基元。DATAOUTIODELAYDATAOUTODA1AINIDATAINTINCRSTCEDA1AINC圖1-1：IODELAY基元表1-2列出了IODELAY基元中的可用端II。所有端II均為1位寬。表12IODELAY基元端口S方向功能DATAOUT輸出來自三個(gè)數(shù)堀輸人端口（IDATAIN.ODATAIN-.DATAIN）之一的廷遲數(shù)拡IDATAIN輸入來自IOB的IODELAY的數(shù)據(jù)輸入ODATAIN輸入來自O(shè)SERDESQLOGIG的IODELAY的數(shù)據(jù)輸入DATAIN輸入來自FPGA內(nèi)部資源的IODELAY的數(shù)據(jù)輸入T輸入三態(tài)愉入控制端口。此端口動(dòng)態(tài)確定IODELAY是用作IDELAY還是用作ODELA￥CE輸入啟用遞增/遞減功能INC輸入Tap延遲的謹(jǐn)增/遞減數(shù)RST輸入將IODELAY單元復(fù)仗到預(yù)設(shè)定值C輸人可變梯式下使用的時(shí)鐘輸入IODELAY端口來自IOB的數(shù)據(jù)輸A-idatainIDATAIN輸入由和應(yīng)的IOB驅(qū)動(dòng)。在IDELAY模式卜°,可以將數(shù)據(jù)驅(qū)動(dòng)到ILOGIC/ISERDES模塊或直接驅(qū)動(dòng)到FPGA內(nèi)部資源中，也可以通過DATAOUT端II按照由IDELAY.VALUE設(shè)置的延遲將數(shù)據(jù)同時(shí)驅(qū)動(dòng)到這二者。來自FPGA內(nèi)部資源的數(shù)據(jù)輸入-ODATAINODATAIN輸入由OLOGIC/OSERDES驅(qū)動(dòng)。在ODELAY模式卜，ODATAIN按照由ODELAY_VALUE設(shè)置的延遲驅(qū)動(dòng)連接到IOE的DATAOUT端II。來自FPGA內(nèi)部資源的IODELAY的數(shù)據(jù)輸入-DATAINDATAIN輸入直接由FPGA內(nèi)部資源驅(qū)動(dòng)，以提供一條可訪問內(nèi)部資源邏輯的延遲線。數(shù)據(jù)按照由IDELAY_VALUE設(shè)置的延遲通過DATAOUT端II返回到內(nèi)部資源中。DATAIN可以在芯片內(nèi)反轉(zhuǎn)。數(shù)據(jù)不能驅(qū)動(dòng)到IOE。數(shù)據(jù)輸出-DATAOUT來自三個(gè)數(shù)據(jù)輸入端II的延遲數(shù)據(jù)。DATAOUT連接到內(nèi)部資源（IDELAY模式）或IOB（ODELAY模式），或同時(shí)連接到這二者（雙向延遲模式）。如果在雙向延遲模式卜?使用，則T端II在IDATAIN和ODATAIN通路2間動(dòng)態(tài)切換，根據(jù)來自O(shè)LOGIC模塊的三態(tài)信號(hào)T所指示的方向交替提供輸入/輸入延遲。三態(tài)輸入?T這是三態(tài)輸入控制端IL對(duì)雙向操作，T引腳信號(hào)還控制OBUFT的T引腳。時(shí)鐘輸入?C對(duì)IODELAY基元的所有控制輸入（RST、CE和INC）均與時(shí)鐘輸入（C）同步。當(dāng)IODELAY配置成可變模式時(shí)，必須將一個(gè)時(shí)鐘連接到此端II。C可以在芯片內(nèi)反轉(zhuǎn)。模塊復(fù)位?RSTIODELAY復(fù)位信號(hào)RST將延遲單元復(fù)位到由IDELAY_VALUE或ODELAY_VALUE屬性設(shè)置的值。如果未指定這些屬性，則假定該值為零。RST信號(hào)是高有效復(fù)位，與輸入時(shí)鐘信號(hào)（C）同步。表1?3概述了控制引腳的功能。表1?3：控制引腳描述引腳類型值描述INC輸入1Tap延遲的謹(jǐn)增/遞減數(shù)CE輸入1啟用遞增/遞減功能RST輸入1將延遲單元復(fù)位到預(yù)設(shè)定的值。如果沒有預(yù)設(shè)定值則復(fù)位到0遞增/遞減信號(hào)-CE、INC遞增/遞減由使能信號(hào)（CE）控制。當(dāng)IDELAY.TYPE=VARIABLE時(shí)，此接II只可用丁?IDELAY模式。只要CE保持為High,IDELAY就會(huì)每時(shí)鐘（C）周期按IDELAYRESOLUTION遞増或遞減。INC的狀態(tài)確定IDELAY是遞增還是遞減：INC=1為遞増，INC=0為遞減，與時(shí)鐘（C）同步。如果CE為Low,則通過IDELAY的延遲不變，與INC的狀態(tài)無關(guān)。當(dāng)CE轉(zhuǎn)為Higli時(shí)，在I、?一個(gè)時(shí)鐘上升沿上開始遞増/遞減操作。當(dāng)CE轉(zhuǎn)為Low時(shí)，在卜?一個(gè)時(shí)鐘上升沿上停止遞增/遞減操作。IODELAY是環(huán)繞可編程延遲單尤。當(dāng)達(dá)到延遲單元的末尾（tap63）時(shí)，隨后的遞增功能就會(huì)返回到tapOo同樣的規(guī)則也適用遞減功能，即低「零的遞減會(huì)轉(zhuǎn)到tap63o表1-4概述了遞增/遞減操作。表14：遞增/遞減操作揉作RSTCEINC復(fù)位到IDELAY.VALUEIXX遞增聞數(shù)0I1謹(jǐn)減tap數(shù)0I0無變化00X注！1.RST優(yōu)先于CE和INC0IODELAY屬性表1-5列出了IODELAY的屬性。表15IODELAY屈性概述

屬性值默認(rèn)值描述IDELAY_TYPE宇符串：DEFAULT.FIXED或VAHIABLLDEFAULT設(shè)￡tap延遲線的類型。默認(rèn)延遲用于保證埠保持時(shí)間，固定延遲用于設(shè)置靜態(tài)延遲值.可變延遲用于動(dòng)態(tài)調(diào)整延遲值.IDELAYJ/ALUE整數(shù)：0到630指定團(tuán)定模式下的固定延遲tap數(shù)或可變模式下的初始t&p數(shù)（揄入通路ODELAY.VALUE整數(shù)：0到630指定團(tuán)定延遲tap數(shù)（輸出通路）。HIGH_PERFORMANCE_MODE布爾值：FALSE.TRUEFALSE當(dāng)設(shè)置為TRUE時(shí)，此屬性咸少輸出抖動(dòng)。SIGNAL-PATTERN字符屯DATA、CLOCKDATA時(shí)鐘和數(shù)據(jù)信號(hào)具有不同的電氣特征曲幾，因此在10DELAY鏈中累計(jì)的抖動(dòng)量不同。通過設(shè)置此屬性，用戶可以令時(shí)序分折器在計(jì)算時(shí)序時(shí)計(jì)入相應(yīng)的抖動(dòng)。時(shí)鐘信號(hào)具有周期性.沒有1或0的連續(xù)長序列；而數(shù)搖貝有隨機(jī)性.可以有1和0的長短序列。屬性值默認(rèn)值描述REFCLK.FREQUENCY實(shí)數(shù):190.0到210.0200IDELAYCTRL參考時(shí)鐘頻率（MHz）。DELAY_SRC字符串：1、0、10或DATAINDATAIN1：IODELAY鏈輸入是IDATAIN0：IODELAY鏈輸入是0DATAIN10：IODELAY鏈輸入是IDATAIN和ODATAIN（由T控制）DATAIN：IODELAY鏈偸入是DATAINIDELAY_TYPE屬性IDELAY_TYPE屬性設(shè)置所用延遲的類型。此屬性的值是DEFAULT.FIXED和VARIABLEo當(dāng)設(shè)置成DEFAULT時(shí)，選擇零保持時(shí)間延遲單尤。當(dāng)在沒有DCM的情況卜.使用全局時(shí)鐘采集數(shù)據(jù)（引腳到引腳參數(shù)）時(shí)，用這種延遲單元提供非正保持時(shí)間。當(dāng)設(shè)置成FIXED時(shí)，tap延遲值固定為由IDELAY_VALUE屬性設(shè)置確定的tap數(shù)。此值是預(yù)設(shè)置的，配置后不可更改。當(dāng)設(shè)置成VARIABLE時(shí)，選擇可變tap延遲單元。Tap延遲可以通過設(shè)置CE=1和INC=1遞增，或通過設(shè)置CE=1和INC=0遞減。遞增/遞減操作與輸入時(shí)鐘信號(hào)C同步。IDELAY.VALUE屬性IDELAY.VALUE屬性指定初始tap延遲數(shù)?？赡艿闹凳?到63Z間的任意整數(shù)。默認(rèn)值是零。當(dāng)tap延遲復(fù)位時(shí)，tap延遲值恢復(fù)到IDELAY.VALUEo在可變模式卜'，此屬性確定延遲線的初始設(shè)置。ODELAY.VALUE屬性O(shè)DELAY.VALUE指定tap延遲數(shù)?？赡艿闹凳?到63Z間的任意整數(shù)。默認(rèn)值是零。當(dāng)tap延遲復(fù)位時(shí)，tap延遲值恢復(fù)到ODELAY_VALUE。HIGH_PERFORMANCE_MODE屬性當(dāng)設(shè)置為TRUE時(shí)，此屬性減少輸出抖動(dòng)。輸出抖動(dòng)減少導(dǎo)致IODELAY單元的功率耗散略有上升。SIGNAL_PATTERN屬性SIGNAL_PATTERN屬性致使時(shí)序分析器計(jì)入數(shù)據(jù)或時(shí)鐘通路中的和應(yīng)延遲鏈抖動(dòng)做IODELAY時(shí)序表1-6為IODELAY開關(guān)特性。表IODELAY開關(guān)特性符號(hào)描述TIDELAYRESOLUTIONIDELAY的tap分辨率^ICSCK^ICKCE相對(duì)于C的CE引腳建立/保持LiNCCk/IICKINC相對(duì)于C的INC引腳建立/保持TiRSTCK^ICKRST相對(duì)于C的RST引腳建立/保持圖1-2所示為IDELAY時(shí)序圖。假設(shè)IDELAY_VALUE=0。123].IIRST!!CEINCOX砂JTapi—圖1-2：IDELAY時(shí)序圖時(shí)鐘事件1在C的上升沿上檢測(cè)到復(fù)位，致使輸出O選擇tap0為64tap鏈的輸出（假設(shè)IDELAY_VALUE=0）。時(shí)鐘事件2在C的上升沿上檢測(cè)到CE和INC的脈沖。這說明是遞增操作。輸出從tap0到tap1無毛刺變化。請(qǐng)見“遞增/遞減操作后的穩(wěn)定性”。時(shí)鐘事件3至此輸出已經(jīng)穩(wěn)定在tap1,因而完成了遞增操作。輸出無限期地保持在tap1,直到RST、CE或INC引腳上有進(jìn)一步活動(dòng)。遞增/遞減操作后的穩(wěn)定性圖1-2顯示了輸出從一個(gè)tap向另一個(gè)變化時(shí)的不穩(wěn)定時(shí)段。顯然，當(dāng)tap0處的數(shù)據(jù)值與tap1處的數(shù)據(jù)值不同時(shí)，輸出必須改變狀態(tài)。然而，如果tap0和tap1處的數(shù)據(jù)值相同（例如兩者都是0或1）,則從tap0到tap1的過渡就不會(huì)在輸出上造成毛刺或混亂。這一概念可以通過設(shè)想IODELAY的tap鏈中的接收器數(shù)據(jù)信號(hào)來理解。如果tap0和tap!都靠近接收器數(shù)據(jù)眼的中心，則在tap0處采樣的數(shù)據(jù)應(yīng)與在tap1處采樣的數(shù)據(jù)沒有區(qū)別。在這利|情況卜，從tapO到tap1的過渡不會(huì)引起輸出變化。為了確保這種情況，IODELAY的遞增/遞減操作設(shè)計(jì)成了無毛刺操作。在活動(dòng)用戶數(shù)據(jù)通過IODELAY單元時(shí)，用戶可以實(shí)時(shí)動(dòng)態(tài)調(diào)整IODELAY的tap設(shè)置,不會(huì)擾亂活動(dòng)用戶數(shù)據(jù)。當(dāng)在時(shí)鐘信號(hào)通路中使用IODELAY單元時(shí)，也適用無毛刺行為。調(diào)整tap設(shè)置不會(huì)在輸出上引起毛刺或混亂?？梢哉{(diào)整時(shí)鐘通路中IODELAY單尤的tap設(shè)置，不會(huì)擾亂可能正在該時(shí)鐘上運(yùn)行的狀態(tài)機(jī)。IDELAYCTRL概述如果用設(shè)置為FIXED或VARIABLE的IOEDELAY_TYPE屬性例化IODELAY或ISERDES基尤，則必須在代碼中例化IDELAYCTRL模塊。IDELAYCTRL模塊在其區(qū)域內(nèi)連續(xù)標(biāo)定各延遲單7G（IODELAY）（見圖1-5）,以減少隨工藝、電壓和溫度變化的影響。IDELAYCTRL模塊使用用戶提供的REFCLK標(biāo)定IODELAY。IDELAYCTRL基元圖1-3所示為IDELAYCTRL某元。IDELAYCTRLREFCLKRDYRST圖1-3：IDELYACTRL基元IDELAYCTRL端口RST-復(fù)位復(fù)位輸入引腳（RST）是High有效異步復(fù)位。IDELAYCTRL在配置（以及REFCLK信號(hào)穩(wěn)定）之后必須復(fù)位，以確保IODELAY操作正常。要求復(fù)位脈沖寬度為TIDELAYCTRL.RPW（詳見附圖1）。IDELAYCTRL在配置后必須復(fù)位。REFCLK-參考時(shí)鐘參考時(shí)鐘（REFCLK）提供刈IDELAYCTRL的時(shí)間參考，以標(biāo)定同區(qū)域中的所有IODELAY模塊。此時(shí)鐘必須由全局時(shí)鐘緩沖器（BUFGCTRL）驅(qū)動(dòng)。REFCLK必須是FIDELAYCTRL.REF±指定的ppm容差（IDELAYCTRL_REF_PRECISION）,以保證指定的IODELAY分辨率（TIDELAYRESOLUTION）oREFCLK可以由用戶提供的信號(hào)源、PLL或DCM直接提供，必須在全局時(shí)鐘緩沖器上傳輸。RDY?就緒就緒（RDY）信號(hào)指示特定區(qū)域內(nèi)的IODELAY模塊標(biāo)定完畢。如果REFCLK在一個(gè)或幾個(gè)時(shí)鐘周期內(nèi)保持為High或Low,則RDY信號(hào)置為無效。如果RDY置為Low無效,則IDELAYCTRL模塊必須復(fù)位。實(shí)現(xiàn)工具允許不連接/忽略RDY。圖1-4所示為RDY與RSTZ間的時(shí)序關(guān)系。IDELAYCTRL時(shí)序表1-7所示為IDELAYCTRL開關(guān)特性。表1-7：IDELAYCTRLJF關(guān)特性符號(hào)描述fidelayctrlrefREFCLK頻率IDELA￥CTRL.REF.PRECISIONREFCLK精度tidelayctrlcordyIDELAYCTRL從復(fù)仗/啟動(dòng)到就緒的時(shí)間如卜圖1-4所示，Vmex-5RST是邊沿觸發(fā)信號(hào)?？诳趓d'JiNonREFCLKHRSTITIDELAYCTRLCO_RD￥圖1-4：RDY與RST之間的時(shí)序關(guān)系IDELAYCTRL位置每個(gè)時(shí)鐘區(qū)域的每個(gè)I/O列中都有IDELAYCTRL模塊。一個(gè)IDELAYCTRL模塊標(biāo)定其時(shí)鐘區(qū)域內(nèi)的所有IDELAY模塊。圖1-5所示為各IDELAYCTRL模塊的相対位置。圖1-5：各IDELAYCTRL模塊相對(duì)位世IDELAYCTRL用法及設(shè)計(jì)指導(dǎo)原則本部分講述Virtex-5IDELAYCTRL模塊的使用、設(shè)計(jì)指導(dǎo)原則和推薦用法。例化無LOC約束的IDELAYCTRL當(dāng)例化無LOC約束的IDELAYCTRL時(shí)，用戶在HDL設(shè)計(jì)代碼中必須只例化一個(gè)IDELAYCTRL實(shí)例。實(shí)現(xiàn)工具將IDELAYCTRL實(shí)例自動(dòng)復(fù)制到整個(gè)器件，茯至復(fù)制到未使用延遲單元的時(shí)鐘區(qū)域中。這樣做資源占用率較高，在每個(gè)時(shí)鐘區(qū)域內(nèi)都要使用一個(gè)全局時(shí)鐘資源，并且使用布線資源較多，因此功耗較人。（注：在簡單T：程中刈IDELAYCTRL基尤是否制定LOC約束，通過用XPOWER工具對(duì)功耗進(jìn)行估算對(duì)比發(fā)現(xiàn)，是否制定LOC對(duì)功耗影響不大或者幾乎無影響，但在丿、規(guī)模工程中，會(huì)由I"LOC約束的指定帶來功耗的額外増加〉已例化IDELAYCTRL實(shí)例的RST和REFCLK輸入端II和所復(fù)制IDELAYCTRL實(shí)例的對(duì)應(yīng)輸入端II和連接。有兩個(gè)特例：1、當(dāng)忽略RDY端II時(shí)，所有被復(fù)制的IDELAYCTRL實(shí)例的RDY信號(hào)均不連接。對(duì)「?例化無LOC約束的IDELAYCTRL基元并且不連接RDY輸出端I1的情況，《庫指南》中提供了VHDL和Verilog使用模型。圖1-6所示為例化IDELAYCTRL組件后形成的電路。

REFCLKRSTInstantiatedbyuserREFCLKRSTInstantiatedbyuser圖1-6：例化無LOC約束的IDELAYCTRL-不連接RDY2、當(dāng)連接RDY端II時(shí)，例化一個(gè)寬度等J：時(shí)鐘區(qū)域數(shù)的與門，并且將例化和復(fù)制的IDELAYCTRL實(shí)例的RDY輸出端丨I連接到與門的輸入。工具將連接到已例化IDELAYCTRL實(shí)例的RDY端II的信號(hào)名稱賦予與門的輸出。對(duì)J?例化無LOC約束的IDELAYCTRL基元并且連接RDY端II的情況，《庫指南》中提供了VHDL和Verilog使用模型。圖1-7所示為例化IDELAYCTRL組件后形成的電路。InstantiatedbyuserREFCLKRSTInstantiatedbyuserREFCLKRST圖1-7：例化無LOC約束的IDELAYCTRL-連接RDY例化有位置（LOC）約束的IDELAYCTRL使用IDELAYCTRL模塊的最有效方法是定義并鎖定設(shè)計(jì)中所用每個(gè)IDELAYCTRL實(shí)例的位置。具體做法是例化有位置（LOC）約束的IDELAYCTRL實(shí)例。用戶必須在用延遲單尤時(shí)定義并鎖定所有ISERDES和LDELAY組件的位置。（IOBDELAY_TYPE屬性設(shè)置為FIXED或VARIABLEo）完成后，可以選擇IDELAYCTRL的位置并指定LOC約束。Xilnix強(qiáng)烈建議使用有LOC約束的IDELAYCTRLa（注:女II圖1-5所示，一個(gè)IDELAYCTRL皋元可同時(shí)覆蓋一個(gè)clockregion,而一個(gè)clockregion包含不止一個(gè)IOB,在約束IDELAYCTRL基元LOC時(shí)，需要仔細(xì)定位該IOB屬哪個(gè)LOC的IDELAYCTRL。）位置約束每個(gè)IDELAYCTRL模塊都有XY位置坐標(biāo)（X：行，Y：歹lj）。為了約束位置，IDELAYCTRL實(shí)例可以附帶LOC屬性。IDELAYCTRL位置坐標(biāo)的命名規(guī)則與用來命名CLB位置的規(guī)則不同。這樣做便在各陣列之間傳遞LOC屬性。為IDELAYCTRL實(shí)例附加LOC屬性有兩種方法。1、在UCF文件中插入LOC約束2、在HDL設(shè)計(jì)文件中直接恢入LOC約束在UCF文件中插入LOC約束卜?列語法用于在UCF文件中插入LOC約束。INST"instance_name”LOC=IDELAYCTRL_X#Y#；在HDL設(shè)計(jì)文件中直接嵌入LOC約束卜冽語法用J：在HDL設(shè)計(jì)文件中嵌入LOC約束。//synthesisattributelocofmstance_nameisnIDELAYCTRL_X#Y#n;在VHDL代碼中，用VHDL屬性描述LOC約束。約束必須用卜?列語法聲明后才能使用：attributeloc:stimg：聲明之后，LOC約束可以指定為：attributelocofinstancename:labelis"IDELAYCTRLX#Y0#H;《庫指南》包括用「?例化有LOC約束的IDELAYCTRL基元的VHDL和Verilog使用模型模板。圖1-8所示為例化IDELAYCTRL組件后形成的電路。REFCLKrdyjrdy_2rdy_nREFCLKrdyjrdy_2rdy_n圖1-8：例化有LOC約束的IDELAYCTRL例化有LOC約束和無LOC約束的IDELAYCTRL在有些情況卜，用戶例化有LOC約束的IDELAYCTRL模塊，但還例化無LOC約束的IDELAYCTRL模塊。如果用無位置約束的IDELAYCTRL模塊例化IP核，但還需要為設(shè)計(jì)的另一部分例化無LOC約束的IDELAYCTRL模塊，則實(shí)現(xiàn)工具會(huì)執(zhí)行以卜各項(xiàng)：?按“例化有位置（LOC）約束的IDELAYCTRL”部分所述例化LOCIDELAYCTRL實(shí)例。?復(fù)制無位置約束的IDELAYCTRL實(shí)例，以便用一個(gè)IDELAYCTRL實(shí)例填充每個(gè)不具備有位置約束IDELAYCTRL實(shí)例的時(shí)鐘區(qū)域。?將無位置約束IDELAYCTRL實(shí)例的RST和REFCLK輸入端丨I和所復(fù)制IDELAYCTRL實(shí)例的対應(yīng)輸入端II相連接。?如果忽略無位置約束IDELAYCTRL實(shí)例的RDY端丨1,則同時(shí)忽略所復(fù)制IDELAYCTRL實(shí)例的所有RDY信號(hào)。?如果連接無位置約束IDELAYCTRL實(shí)例的RDY端II,則將無位置約束實(shí)例的RDY端I1和所復(fù)制實(shí)例的RDY端II連接到一個(gè)自動(dòng)生成的與門。實(shí)現(xiàn)工具將連接到無位置約束實(shí)例的RDY端II的信號(hào)Z名稱賦予與門的輸出。?有位置約束實(shí)例的所有端11（RST、REFCLK和RDY）均相互獨(dú)立并且獨(dú)立J：復(fù)制的實(shí)例。圖1-9所示為例化IDELAYCTRL件后形成的電路。

REFCLKREFCLKRDYID匚LAIKCTRL1RSTrst_1REFCLKRCVIDELAYCTRL2REFCLKREFCLKRDYID匚LAIKCTRL1RSTrst_1REFCLKRCVIDELAYCTRL2RGTrst2rdyjrdy_2RSTNOLOCRDY.NOLOC圖1-9：LDELAYCTRL單元的混合例化例化例化多個(gè)無LOC約束的IDELAYCTRL禁止例化多個(gè)無LOC屬性的IDELAYCTRL。如果發(fā)生這種情況，實(shí)現(xiàn)工貝?就會(huì)報(bào)錯(cuò)。（注:若在一個(gè)工程中同時(shí)例化多個(gè)不同DELAY_SRC屬性，且無LOC約束的IODELAY時(shí)，只需例化一個(gè)IDELAYCTRL模塊，否則map會(huì)報(bào)錯(cuò)。舉例在同一個(gè)工程中需要例化一個(gè)固定IDELAY.VALUE的IODELAY.INSTO的DELAY_SRC屬性設(shè)置為T”,表示其輸入為IDATAIN,Iftj同時(shí)需要例化另夕I、一個(gè)固定ODELAY_VALUE的IODELAY.INST1的DELAY_SRC屬性設(shè)置為,其輸入為ODATAIN,但是IODELAY_INSTO和IODELAY.INST1使用時(shí)均無LOC約束，在例化IDELAYCTRL基元時(shí)，只需例化一個(gè)IDELAYCTRL基尤，無需因?yàn)槔瘍蓚€(gè)不同屬性的IODELAY基元而分別例化兩個(gè)IDELAYCTRL基元，否則map會(huì)報(bào)錯(cuò)。）

參考文獻(xiàn)：[1]:Ugl90-Virtex-5用戶指南【2】:ds202-Viilex-5DataSheet:DCandSwitchingChaiacteiistics【3]:v51dl-Virtex-5LibrariesGuidefoiHDLDesignsSymbolDescriptionSpeedGradeUnite-3-2-1tidelayresolutionIDELAYChainDelayResolution1/(64xFrefkpstidelayctrlco.roYResettoReadyforIDELAYCTRL3.003.003.00AFIDELAYCTRk.REFREFCLKfrequency200.00200.00203.00MHzIDELAYCTRL.REF_PRECISIONREFCLKprecision±10±10±10MHz^IDELAYCTRk.RFWMinimumResetpulsewidth50.0050.0050.00nsT1DELAYRE3OLU7IONERRTapresolutionerror%^lODCCKCCE^TIOD3KC_CECEpinSotup/HoldwithrespecttoCK0.29-0.060.34-0.060.42-0.06nsT|ODCK_NC/tioockcjncINCpinSettp/Holdwnnrespecttock0.180.020.200.040.240.06nsTqdckrst/tiodckc_rstRSTpinSetup.-HoldwithrespecttoCK0.25-0120.28-0.120.33-0.12ns附圖1：tap延遲精度及相關(guān)時(shí)序參數(shù)VerilogInstantiationTemplate//IODELAY:InputandOutputFixed/variableDelayElement//Virtex-5//XilinxHDLLibrariesGuide,version9?liIODELAY#(?DELAY_SRC(T”),//Specifywhichinputporttobeused//T/DATAIN,9Q0DATAIN,^ATAIN^DATAIN?IDELAY_TYPE(MDEFAULT"),//MDEFAULTHfHFIXED"orMVARIABLEH?IDELAY_V