第十六章組合邏輯電路(3課時(shí))課件

第十六章組合邏輯電路1概述邏輯電路組合邏輯電路時(shí)序邏輯電路功能：輸出只取決于當(dāng)前的輸入。組成：門電路，不存在記憶元件。功能：輸出取決于當(dāng)前的輸入和原來(lái)的狀態(tài)。組成：組合電路、記憶元件。2組合邏輯電路的研究?jī)?nèi)容：分析：設(shè)計(jì)：給定邏輯圖得到邏輯功能分析給定邏輯功能畫出邏輯圖設(shè)計(jì)31.由給定的邏輯電路圖逐級(jí)寫出邏輯關(guān)系表達(dá)式。1、分析步驟

2.用邏輯代數(shù)或卡諾圖對(duì)邏輯表達(dá)式進(jìn)行化簡(jiǎn)。3.列出輸入輸出真值表（狀態(tài)表）并得出結(jié)論。電路結(jié)構(gòu)輸入輸出之間的邏輯關(guān)系一、組合邏輯電路的分析16-1組合邏輯電路的分析及設(shè)計(jì)4例1：分析下圖的邏輯功能。

&&&ABF2、例題115真值表特點(diǎn)：輸入相同為“1”；輸入不同為“0”。同或門=1ABF6例2：分析所示邏輯電路的功能。111111≥17真值表：邏輯功能：輸入中有奇數(shù)個(gè)1時(shí)，輸出為1表達(dá)式（本例已是最簡(jiǎn)）：8表達(dá)式：例3：分析所示電路的邏輯功能。F（

）（

）9真值表：邏輯功能：

當(dāng)輸入D1～D4中有奇數(shù)個(gè)“1”時(shí)，輸出F為0。換一個(gè)角度看：D4～

D1、

F五位中“1”的個(gè)數(shù)總是為奇數(shù)。——這就是一個(gè)奇校驗(yàn)碼產(chǎn)生器。F（

）（

）10任務(wù)要求最簡(jiǎn)單的邏輯電路1.指定實(shí)際問(wèn)題的邏輯含義，列出真值表。1、設(shè)計(jì)步驟2.用邏輯代數(shù)或卡諾圖對(duì)邏輯關(guān)系式進(jìn)行化簡(jiǎn)或按要求進(jìn)行變換。3.畫出邏輯電路。二、組合邏輯電路的設(shè)計(jì)11例1：設(shè)計(jì)三人表決電路（A、B、C）。每人一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。1）首先指明邏輯符號(hào)取“0”、“1”的含義。2）根據(jù)題意列出真值表。真值表三個(gè)按鍵A、B、C按下時(shí)為“1”，不按時(shí)為“0”。燈是F，燈亮為“1”，否則為“0”。2、例題12真值表3）畫出卡諾圖，并用卡諾圖化簡(jiǎn)。ABC0001111001ABACBC134）根據(jù)邏輯表達(dá)式畫出邏輯圖。&1&&ABBCF用與或門實(shí)現(xiàn)14&&&&ABCF若用與非門實(shí)現(xiàn)15例2:列車排隊(duì)電路設(shè)計(jì)要求:在鐵路上有特快車?直快車?慢車三種車次,這三種車都請(qǐng)求發(fā)車時(shí)，就具有一個(gè)優(yōu)先權(quán)問(wèn)題。16解：①分析1）設(shè)特快車為A，直快車為B，慢車為C，并把它們作為輸入信號(hào)。同時(shí)，把A?B?C的取值定為：“1”表示請(qǐng)求發(fā)車，“0”表示沒(méi)有請(qǐng)求。

2）設(shè)F1為特快的發(fā)車信號(hào)；F2為直快的發(fā)車信號(hào)；F3為慢車的發(fā)車信號(hào)。同時(shí)，F(xiàn)1?F2?

F3的取值定為：“1”表示發(fā)車，“0”表示不發(fā)車。17②列真值表③寫出表達(dá)式④畫電路圖18

加法運(yùn)算是算術(shù)運(yùn)算中最基本的運(yùn)算，實(shí)現(xiàn)這種運(yùn)算通常采用半加器和全加器。16-2加法器1911011001+舉例：A=1101,B=1001，計(jì)算A+B。011010011加法運(yùn)算的基本規(guī)則：(1)逢二進(jìn)一。(2)最低位是兩個(gè)數(shù)最低位的疊加，不需考慮進(jìn)位。(3)其余各位都是三個(gè)數(shù)相加，包括加數(shù)、被加數(shù)和低位送來(lái)的進(jìn)位。(4)任何位相加都產(chǎn)生兩個(gè)結(jié)果：本位和、向高位的進(jìn)位。用半加器實(shí)現(xiàn)用全加器實(shí)現(xiàn)201、半加器:能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位一、一位加法器21222、全加器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位送來(lái)的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來(lái)的進(jìn)位，Si：本位的和，Ci：向高位的進(jìn)位。232425半加和：所以，全加和：思考：如何用半加器完成全加器？26半加器半加器1AiBiCi-1SiCisscc27實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的集成電路串行進(jìn)位加法器構(gòu)成：把n位全加器串聯(lián)起來(lái)，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，運(yùn)算速度不高。二、多位加法器0282、并行進(jìn)位加法器（超前進(jìn)位加法器）進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)位表達(dá)式和表達(dá)式4位超前進(jìn)位加法器遞推公式29超前進(jìn)位發(fā)生器30加法器的級(jí)連集成二進(jìn)制4位超前進(jìn)位加法器31三、加法器的應(yīng)用1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼32

在計(jì)算機(jī)中CPU的核心部件為ALU（運(yùn)算部件），它在實(shí)現(xiàn)二進(jìn)制加/減運(yùn)算時(shí)，不可能用一套加法器和一套減法器。為節(jié)省ALU的資源所有的算術(shù)運(yùn)算只用一套加法器來(lái)完成。對(duì)于減法而言它采用被減數(shù)+減數(shù)的補(bǔ)碼來(lái)完成。下面給出加/減器。2、二進(jìn)制并行加法/減法器二進(jìn)制數(shù)的補(bǔ)碼=二進(jìn)制數(shù)的反碼+13334M=0，做二進(jìn)制加法（稱為串行）。M=1，做二進(jìn)制減法，35C0-1＝0時(shí)，B0=B，電路執(zhí)行A+B運(yùn)算；當(dāng)C0-1＝1時(shí)，B1=B，電路執(zhí)行A－B=A+B+1運(yùn)算。36

兩個(gè)用BCD碼表示的數(shù)字相加，并以BCD碼給出其和的電路稱為BCD碼加法器。兩個(gè)一位十進(jìn)制數(shù)相加，若考慮低位的進(jìn)位，其和應(yīng)為0~19。8421BCD碼加法器的輸入、輸出都應(yīng)用8421BCD碼表示，而四位二進(jìn)制加法器是按二進(jìn)制數(shù)進(jìn)行運(yùn)算的，因此必須將輸出的二進(jìn)制數(shù)(和數(shù))進(jìn)行等值變換。下表列出了與十進(jìn)制數(shù)0~19相應(yīng)的二進(jìn)制數(shù)及8421BCD碼。從表中看出，當(dāng)和小于等于9時(shí)不需要修正，當(dāng)和大于9時(shí)需要加6(0110)修正，即當(dāng)和大于9時(shí)，二進(jìn)制和數(shù)加6(0110)才等于相應(yīng)的8421BCD碼。從表中還看出，當(dāng)和大于9時(shí)，D10=1，因此可以用D10來(lái)控制是否需要修正，即D10=1時(shí)，和加6，D10=0時(shí)則不加。3、用四位加法器構(gòu)成一位8421BCD碼加法器37十進(jìn)制數(shù)0~19與相應(yīng)的二進(jìn)制數(shù)及8421BCD碼38

D10可以據(jù)表求出：當(dāng)B4=1時(shí)，D10一定為1；當(dāng)B4=0，B3B2B1B0從1010到1111時(shí)，D10=1。故可求得

下圖表示用2片四位二進(jìn)制全加器完成兩個(gè)一位8421BCD碼的加法運(yùn)算電路，第Ⅰ片完成二進(jìn)數(shù)相加的操作，第Ⅱ片完成和的修正操作。圖中，第一片輸出的二進(jìn)制數(shù)為C4、S3、S2、S1、S0，第二片完成和的修正操作，根據(jù)上式可求得8421BCD碼的進(jìn)位輸出為39一位8421BCD碼加法器

40小結(jié)能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來(lái)的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡(jiǎn)單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。加法器除用來(lái)實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來(lái)設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器等。4116-3數(shù)值比較器（COMP）比較器的分類：（1）僅比較兩個(gè)數(shù)是否相等。（2）除比較兩個(gè)數(shù)是否相等外，還要比較兩個(gè)數(shù)的大小。第一類的邏輯功能較簡(jiǎn)單，下面重點(diǎn)介紹第二類比較器。42將兩個(gè)一位數(shù)A和B進(jìn)行大小比較，一般有三種可能：A>B,A<B和A=B。因此比較器應(yīng)有兩個(gè)輸入端：A和B；三個(gè)輸出端：FA>B,FA<B和FA=B。假設(shè)與比較結(jié)果相符的輸出為1，不符的為0，則可列出其真值表如下：一、一位數(shù)值比較器輸入

輸出ABF

A>BFA<BF

A=B0001101100100100100143一位比較器邏輯圖

44用與非門實(shí)現(xiàn)，并且低電平有效。45二、集成數(shù)值比較器（多位數(shù)值比較器）比較原則：1.先從高位比起，高位大的數(shù)值一定大。2.若高位相等，則再比較低位數(shù)，最終結(jié)果由低位的比較結(jié)果決定。請(qǐng)根據(jù)以上原則設(shè)計(jì)一下：每位的比較應(yīng)包括幾個(gè)輸入、輸出？46A、B兩個(gè)多位數(shù)的比較：AiBi兩個(gè)本位數(shù)（A>B）i-1（A=B）i-1（A<B）i-1低位的比較結(jié)果（A>B）i（A=B）i（A<B）i比較結(jié)果向高位輸出47四位數(shù)值比較器的比較原則A3>B3

100A3=B3A2=B2A1=

B1A0=B0

010A3=B3A2=B2A1=

B1A0<B0

001A3=B3A2=B2A1=

B1A0>B0

100A3=B3A2=B2A1<B1

001

A3=B3A2=B2A1>

B1

100A3=B3A2<B2

001A3=B3A2>B2

100A3<B3

001

比較輸入

輸出

A3B3A2B2A1B1A0B0

FFF(A>B)(A=B)(A<B)48單塊或多塊串聯(lián)時(shí)的功能表

四位數(shù)值比較器74LS85功能表

級(jí)聯(lián)輸入端49多塊并聯(lián)時(shí)的功能表單塊或多塊串聯(lián)時(shí)的功能表級(jí)聯(lián)輸入端50(1)

當(dāng)應(yīng)用一塊芯片來(lái)比較四位二進(jìn)制數(shù)時(shí)，應(yīng)使級(jí)聯(lián)輸入端的“(A=B)i”端接1，“(A>B)i”端和“(A<B)i”端都接0，這樣就能完整地比較出三種可能的結(jié)果。

(2)若要擴(kuò)展比較位數(shù)時(shí)，可應(yīng)用級(jí)聯(lián)輸入端作片間連接。由功能表可以看出,當(dāng)A3A2A1A0=B3B2B1B0時(shí)，比較的結(jié)果決定于“級(jí)聯(lián)輸入”端這說(shuō)明：51

四位數(shù)值比較器74LS85邏輯圖

52根據(jù)比較規(guī)則，可得到四位數(shù)碼比較器邏輯式：A=B:A<B:AB:53四位數(shù)值比較器74LS85引腳圖應(yīng)用“級(jí)聯(lián)輸入”端能擴(kuò)展邏輯功能54

例如，將兩片四位比較器擴(kuò)展為八位比較器。

四位比較器擴(kuò)展為八位比較器三、集成比較器功能的擴(kuò)展1.串聯(lián)方式擴(kuò)展可以將兩片芯片串聯(lián)連接，即將低位芯片的輸出端FA>B,FA<B和FA=B分別去接高位芯片級(jí)聯(lián)輸入端的A>B,A<B和A=B，如下圖所示。這樣，當(dāng)高四位都相等時(shí)，就可由低四位來(lái)決定兩數(shù)的大小。

55例1：七位二進(jìn)制數(shù)比較器。（采用兩片74L85）“1”必接好（A>B）i（A<B）iA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）i74LS85（A>B）i（A<B）iA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）i74LS85(1)(2)a3a2a1a0a6a5a4Ab3b2b1b0b6b5b4B高位片低位片56四位比較器擴(kuò)展為十六位比較器

2、并聯(lián)方式擴(kuò)展57例2：設(shè)計(jì)三個(gè)四位數(shù)的比較器，可以對(duì)A、B、C進(jìn)行比較，并能判斷：(1)三個(gè)數(shù)是否相等。(2)若不相等，A數(shù)是最大還是最小。比較原則：先將A與B比較，然后A與C比較，若A=BA=C，則A=B=C；若A>BA>C，則A最大；若A<BA<C，則A最小?？梢杂脙善?4LS85實(shí)現(xiàn)。分析58A=B=C&&A最大A最小&（A>B）i（A<B）iA>BA=BA<BC1C0C3C2（A=B）i（A>B）i（A<B）iA>BA=BA<BB1B0B3B2（A=B）i11A1A0A3A2B1B0B3B2A1A0A3A2B1B0B3B2A1A0A3A2A與C作比較A與B作比較必接好必接好(1)(2)5916-4編碼器所謂編碼就是賦予選定的一系列二進(jìn)制代碼以固定的含義。n個(gè)二進(jìn)制代碼（n位二進(jìn)制數(shù)）有2n種不同的組合，可以表示2n個(gè)信號(hào)。一、二進(jìn)制編碼器二進(jìn)制編碼器的作用：將一系列信號(hào)狀態(tài)編制成二進(jìn)制代碼。

將有特定含義的輸入信號(hào)編成不同代碼輸出的組合邏輯電路，稱為編碼器。也叫2n線---n線編碼器60例：用與非門組成三位二進(jìn)制編碼器。---八線-三線編碼器設(shè)八個(gè)輸入端為I0I7八種狀態(tài)，與之對(duì)應(yīng)的輸出設(shè)為A、B、C，共三位二進(jìn)制數(shù)。設(shè)計(jì)編碼器的過(guò)程與設(shè)計(jì)一般的組合邏輯電路相同，首先要列出編碼表（即真值表），然后寫出邏輯表達(dá)式并進(jìn)行化簡(jiǎn)，最后畫出邏輯圖。61

表達(dá)式：編碼表（真值表）628線-3線編碼器邏輯圖1I0I1I2I3I4I5I6I7&&&ABC638線-3線編碼器邏輯圖264二、二進(jìn)制優(yōu)先編碼器優(yōu)先編碼器常用于優(yōu)先中斷系統(tǒng)和鍵盤編碼。與普通編碼器不同，優(yōu)先編碼器允許多個(gè)輸入信號(hào)同時(shí)有效，但它只按其中優(yōu)先級(jí)別最高的有效輸入信號(hào)編碼，對(duì)級(jí)別較低的輸入信號(hào)不予理睬。常用的優(yōu)先編碼器有：10線—4線優(yōu)先編碼器(如74LS147)、8線—3線優(yōu)先編碼器(如74LS148)。6574LS148二進(jìn)制優(yōu)先編碼器的管腳圖管腳7~0為狀態(tài)信號(hào)輸入端，電平有效，7的優(yōu)先級(jí)別最高，0的級(jí)別最低；C、B、A為代碼(反碼)輸出端，C為最高位；E0和GS為輸出使能端和優(yōu)先編碼工作狀態(tài)標(biāo)志，主要用于級(jí)聯(lián)和擴(kuò)展。EI為輸入使能(允許)端，低電平有效；當(dāng)EI=0時(shí)，電路允許編碼；當(dāng)EI=1時(shí)，電路禁止編碼GSOI6674LS148的功能表EIEOGS從功能表可以看出，當(dāng)EI=1時(shí)，表示電路禁止編碼，即無(wú)論7~0中有無(wú)有效信號(hào)，輸出C、B、A均為高電平（邏輯1），并且GS=EO=1。6774LS148的功能表EIEOGS當(dāng)E1=0時(shí)，表示電路允許編碼，如果7~0中有低電平(有效信號(hào))輸入，則輸出C、B、A是申請(qǐng)編碼中級(jí)別最高的編碼輸出(注意是反碼)，并且GS=0，EO=1；如果7~0中無(wú)有效信號(hào)輸入，則輸出C、B、A均為高電平，并且GS=1,EO=0。6874LS148的功能表EIEOGS當(dāng)GS=1,EO=0時(shí)，表示該電路允許編碼，但無(wú)碼可編；當(dāng)GS=0

，

EO=1時(shí)，表示該電路允許編碼，并且正在編碼；

當(dāng)GS=EO=1時(shí)，表示該電路禁止編碼，即無(wú)法編碼。

從另一個(gè)角度理解GS和EO的作用6916-5譯碼器譯碼是編碼的逆過(guò)程，即將某二進(jìn)制代碼翻譯成電路的某種狀態(tài)。一、二進(jìn)制譯碼器及其集成器件二進(jìn)制譯碼器的作用：將n種輸入的組合譯成2n種電路狀態(tài)。也叫n線---2n線譯碼器。譯碼器的輸入——一組二進(jìn)制代碼譯碼器的輸出——一組高低電平信號(hào)常見的二進(jìn)制譯碼器有2—4線譯碼器、3—8線譯碼器和4—16線譯碼器。702-4線譯碼器74LS139的功能表

當(dāng)E=0時(shí)，2—4譯碼器的輸出函數(shù)分別為：如果用表示i端的輸出，mi表示輸入地址變量A、B的一個(gè)最小項(xiàng)，則輸出函數(shù)可寫成當(dāng)使能端有效(E=0)時(shí)，它正好是輸入變量最小項(xiàng)的非。因此變量譯碼器也稱為最小項(xiàng)發(fā)生器。

1、2-4線譯碼器71&&&&AB2-4線譯碼器74LS139的內(nèi)部線路（邏輯圖）輸入控制端輸出11111722-4線譯碼器74LS139管腳圖一片139內(nèi)含有兩個(gè)2-4線譯碼器73例：利用線譯碼器分時(shí)將采樣數(shù)據(jù)送入計(jì)算機(jī)。2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線742-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線000全為1工作原理：（以AB=00為例）數(shù)據(jù)脫離總線75

3—8線譯碼器功能表

2、3-8線譯碼器工作狀態(tài)禁止工作76如果用表示各輸出端，則輸出函數(shù)為

可見，當(dāng)使能端有效(E=1)時(shí)，每個(gè)輸出函數(shù)也正好等于輸入變量最小項(xiàng)的非。

3—8線譯碼器邏輯表達(dá)式

77

3—8線譯碼器邏輯圖

Ｅ１Ｅ２ＢＥ２Ａ78

3—8線譯碼器邏輯符號(hào)

A2—A0為輸入端，A2為高位。為信號(hào)輸出端，低電平有效。E1、E2A、E2B為使能端。僅當(dāng)E1為“１”，E2A、E2B都為“０”時(shí)，譯碼器才有有效信號(hào)（低電平）輸出；若有一個(gè)條件不滿足，譯碼器不工作，輸出全為高電平。79二---十進(jìn)制編碼顯示譯碼器顯示器件在數(shù)字系統(tǒng)中，常常需要將運(yùn)算結(jié)果用人們習(xí)慣的十進(jìn)制顯示出來(lái)，這就要用到顯示譯碼器。1、顯示器件：常用的是七段顯示器件。bcdefga二、數(shù)字顯示譯碼器(七段顯示譯碼器)80優(yōu)點(diǎn):工作電壓低?體積小?壽命長(zhǎng)?可靠性高。缺點(diǎn)：工作電流比較大，每一段的工作電流在10mA左右。半導(dǎo)體數(shù)碼管：根據(jù)二極管的連接不同分為共陰?共陽(yáng)兩種。如下圖所示：液晶顯示器：用于計(jì)算器?電子手表?電子詞典等。81abcdfgabcdefg111111001100001101101e七段數(shù)碼顯示器件的工作原理：82共陰極數(shù)碼顯示器真值表832、七段顯示譯碼器(典型芯片7448)A3～A0：8421BCD碼輸入端。Ya～Yg：七段數(shù)碼顯示器輸出端。滅燈輸入試燈輸入動(dòng)態(tài)滅零輸入840～15十六個(gè)字符顯示857448功能表8687討論:88設(shè)置這個(gè)狀態(tài)的目的是為了能把不希望顯示的零熄滅掉。例如：電子鐘8916-6數(shù)據(jù)選擇器及其集成器件從一組數(shù)據(jù)中選擇一路信號(hào)進(jìn)行傳輸?shù)碾娐?，稱為數(shù)據(jù)選擇器（MUX）。控制信號(hào)輸入信號(hào)輸出信號(hào)數(shù)據(jù)選擇器類似一個(gè)多擲開關(guān)。選擇哪一路信號(hào)由相應(yīng)的一組控制信號(hào)控制。A0A1D3D2D1D0W90一位數(shù)據(jù)選擇器：從n個(gè)一位數(shù)據(jù)中選擇一個(gè)數(shù)據(jù)。m位數(shù)據(jù)選擇器：從n個(gè)m位數(shù)據(jù)中選擇一個(gè)數(shù)據(jù)。W3X3Y3W3X2Y2W3X1Y1W3X0Y0A控制信號(hào)四二選一選擇器n=2,m=491一?四選一數(shù)據(jù)選擇器1、管腳介紹D0~D3：輸入端；

Y：輸出端；A1A0：地址端，對(duì)于不同的二進(jìn)制地址輸入，可按地址選擇D0~D3中的一個(gè)數(shù)據(jù)輸出。EN：使能端，低電平有效922、功能表3、工作原理

①EN=1，禁止工作，Y=0。②EN=1，工作，

一般省略934、典型芯片:74153為雙四選一MUX。注意：兩個(gè)四選一MUX共用地址線（A1?A0

）。94二?八選一數(shù)據(jù)選擇器（74LS151）1、管腳介紹D0~D7：輸入端；Y：輸出端；A2A1A0：地址端；EN：使能端。2、真值表