矩陣鍵盤工程參考代碼

TOC\o"1-1"\h\z\ucounter模 hex2dec模 key_prj模 key_scan模 seg_disp模 test_key_prj模 培訓班或其他培訓、研發(fā)FPGA技術(shù)、承接FPGA項目開發(fā)。歡迎咨詢加入明德?lián)PFPGA和ASIC 明德?lián)P以PDF格式提供源代碼，是為了鼓勵大家多思考，不要拿來就用，否則是學不好FPGA的。countermoduleclkrst_n,din_vld,dout, NUM output[4*NUM-1:0]dout; dout_vldreg[4*NUM-1:0]dout;wire[4*NUM-1:0]dout_temp; dout_vld;wire temp[NUM- add_1_flag[NUM- assigntemp[ii] add_1_flag[ii]=(add_1_flag[ii-1]&&temp[ii- @(posedgeclkornegedgerst_n)begindout<=elsedout<= @(posedgeclkornegedgerst_n)begindout_vld<=elsedout_vld<=hex2dec din_vld, NUM input dout_vld @(posedgeclkornegedgerst_n)begindout[3:0]<=elseif(din>9)beginelsedout[3:0]<= @(posedgeclkornegedgerst_n)begindout[7:4]<=elseif(din>9)begindout[7:4]<=elsedout[7:4]<= @(posedgeclkornegedgerst_n)begindout_vld<=elsedout_vld<=key_prj input[ output[ output[ output[ [[[[4*3-key_scan#(.TIME_20MS(TIME_20MS)) .din_vld(key_vld .din_vld(key_vld (key_out .din_vld

.seg_sel(seg_sel.segment(segmentkey_scan希望通過規(guī)范、嚴謹?shù)拇a，使接觸到純正的集成電路/FPGA代碼。明德?lián)P長期招募成員，可免費培訓，歡迎集成電路/FPGA者加入。 時鐘信號，頻率是50MHz key_col: key_row: key_vld: 按鍵有效信號，默認輸出高電平key_out: 按鍵位置信號，默認輸出高電平

4=0=1=2WAIT_END3 reg reg reg shake_flag reg[19:0] reg @(posedgeclkornegedgerst_n)beginkey_col_ff1<=elsekey_col_ff0<=key_col key_col_ff1<=key_col_ff0; 消抖20MS assignshake_flag= @(posedgeclkornegedgerst_n)begint<=

t t t+

t<= CHK_COL：檢查列線是否有低電平，并且沒有抖動，保持20ms以上CHK_ROW:逐個將行線置低電平，檢查列線是否有低電平DELAY：WAIT_END：等待結(jié)束，即列線全部為1 @(posedgeclkornegedgerst_n)beginstate_c<=elsestate_c<= CHK_COL:state_n=CHK_ROW;elsestate_n= state_n=elsestate_n=DELAY elsestate_n=WAIT_END:state_n=elsestate_n= @(posedgeclkornegedgerst_n)beginkey_row<=elseif(state_c==CHK_ROW)beginkey_row<=~(1'b1<<row_index);elsekey_row<= @(posedgeclkornegedgerst_n)begin

row_index<=row_index+else @(posedgeclkornegedgerst_n)begint t

t t-

t @(posedgeclkornegedgerst_n)beginshake_flag_ff0<=elseshake_flag_ff0<= @(posedgeclkornegedgerst_n)beginkey_col_get<=elseif(state_c==CHK_COL&&shake_flag==1'b1&&shake_flag_ff0==1'b0)beginkey_col_get<=key_col_get<=1;key_col_get<=2;

key_col_get<= @(posedgeclkornegedgerst_n)beginkey_out<=elseif(state_c==CHK_ROW&& key_out<={row_index,key_col_get};elsekey_out<= @(posedgeclkornegedgeelseif(state_c==CHK_ROW&& t==0&&key_col_ff1[key_col_get]==1'b0)beginkey_vld<=1'b1;elsekey_vld<=seg_disp希望通過規(guī)范、嚴謹?shù)拇a，使接觸到純正的集成電路/FPGA代碼。明德?lián)P長期招募成員，可免費培訓，歡迎集成電路/FPGA者加入。 : : : 特為0時，表示點亮相應位置；為1時熄滅。 ===============[SEG_NUM*4-[SEG_NUM- [SEG_NUM-[SEG_WID-[COUNT_WID-[SEG_NUM-[4*SEG_NUM- 4- always@(posedgeclkornegedgerst_n)beginelse @(posedgeclkornegedgerst_n)begint<=elseif(flag_20us) t<=0;

t t+ @(posedgeclkornegedgerst_n)beginseg_sel<=elseseg_sel<=~(1'b1 @(posedgeclkornegedgedin_ff0<=0;elseelse

seg_tmp= t+1)*4-1-always@(posedgeclkornegedgerst_n)beginelseif(seg_tmp==0)beginelseif(seg_tmp==1)beginelseif(seg_tmp==2)beginelseif(seg_tmp==3)beginelseif(seg_tmp==4)beginelseif(seg_tmp==5)beginelseif(seg_tmp==6)beginelseif(seg_tmp==7)beginelseif(seg_tmp==8)beginelseif(seg_tmp==9)beginelsetest_key_prj`timescale1ns/1ns; ; parameterCYCLE =20;parameterRST_TIME=3key_prj initialbeginclk=0;initialbeginrst_n=rst_n=0;rst_n= initialkey_random=4'h7;key_en_f