《電子系統(tǒng)設(shè)計自動化》期末考試試題

《電子系統(tǒng)設(shè)計自動化》期末考試試題一填空題（每題2分，合計20分）1、一般把EDA技術(shù)的發(fā)展分為

、CAE和EDA三個階段，并進一步向

方向發(fā)展。2.

VHDL的信號（SIGNAL）是一種數(shù)值容器，不僅可以容納

，也可以保持______。3.

VHDL的數(shù)據(jù)類型包括

、

、

和

。4.

層次化設(shè)計是將一個大的設(shè)計項目分解為若干個子項目或若干個層次來完成的。先從底層的電路設(shè)計開始，然后在_______的設(shè)計中逐漸調(diào)用_______的設(shè)計結(jié)果，直至實現(xiàn)系統(tǒng)電路的設(shè)計。5.

z<=xXORyAFTER5ns中的5ns指得是仿真延時中的______延時，

z<=TRANSPORTxAFTER10ns中的10ns指得是_______

延時。6.

若在MAX+plusII集成環(huán)境下，執(zhí)行原理圖輸入設(shè)計法，應(yīng)選擇_______方式。7.

執(zhí)行MAX+plusII的“Timing

Analyzer”命令，可以_______設(shè)計電路輸入與輸出波形間的延時量。8.

VHDL語言可以把任意復(fù)雜的電路系統(tǒng)視作一個模塊，一個模塊可主要分為

和程序包、

、結(jié)構(gòu)體。9.

仿真也稱為__

_____，是對電路設(shè)計的一種間接的檢測方法。10.

以EDA方式實現(xiàn)的電路設(shè)計文件，最終可以編程下載到_______或_______芯片中，完成硬件設(shè)計和驗證。二選

擇（每題2分，合計20分）1.將設(shè)計的系統(tǒng)或電路按照EDA開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程稱為（

）。(A)

設(shè)計輸入

(B)設(shè)計輸出

(C)仿真

(D)綜合2.一般把EDA技術(shù)的發(fā)展分（

）個階段。(A)

2

(B)3

(C)4

(D)53.AHDL屬于（

）描述語言。(A)

普通硬件

(B)行為

(C)高級

(D)低級4.VHDL屬于（

）描述語言。(A)

普通硬件

(B)行為

(C)高級

(D)低級5.包括設(shè)計編譯和檢查、邏輯優(yōu)化、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等操作的過程稱為（

）。(A)

設(shè)計輸入

(B)設(shè)計處理

(C)功能仿真

(D)時序仿真6.在設(shè)計輸入完成之后，應(yīng)立即對設(shè)計文件進行（

）。(A)

編輯

(B)編譯

(C)功能仿真

(D)時序仿真7.基于硬件描述語言HDL的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計方法稱為（

）設(shè)計法。(A)

自低向上

(B)自頂向下

(C)積木式

(D)頂層8.在EDA工具中，能將硬件描述轉(zhuǎn)化為硬件電路的重要工具軟件為（

）。(A)

仿真器

(B)綜合器

(C)適配器

(D)下載器9.在EDA工具中，能完成在目標學習臺器件上布局布線軟件稱為（

）。(A)

仿真器

(B)綜合器

(C)適配器

(D)下載器10．VHDL常用的庫是（）標準庫。(A)

IEEE

(B)STD

(C)

WORK

(D)PACKAG三名詞解釋（每題4分合計20分）1.UART

2.HDL

3.IEEE

4.ASIC

5.LAB

四簡

答（每題5分，合計20分）1.傳統(tǒng)設(shè)計方法和EDA設(shè)計方法的主要的不同點？2.現(xiàn)代數(shù)字系統(tǒng)常用設(shè)計方法有哪些？3.說明VHDL語言中Signal與Variable的區(qū)別？4.PLD器件的編程模式可以分為哪兩大類。兩大類的特點是什么？五設(shè)計題