電路參數(shù)及其提取課件

第一節(jié)信號傳輸延遲數(shù)字電路的延遲由四部分組成：門延遲連線延遲扇出延遲大電容延遲第一節(jié)信號傳輸延遲1由與輸出節(jié)點相關(guān)的微分方程描述近似處理簡化的RC充放電近似tp=0.69CL(Reqn+Reqp)/2ln(2)一、CMOS門延遲由與輸出節(jié)點相關(guān)的微分方程描述近似處理簡化的RC充放電近似t2延遲和輸入信號相關(guān)Low－h(huán)igh變化兩個輸入同時變低tpLH－0.69Rp/2CL只有一個輸入變低tpLH－0.69RpCLHigh－low變化兩個輸入同時變高tpLH－0.692RnCLCLBRnARpBRpARnCintNAND的延遲估計延遲和輸入信號相關(guān)CLBRnARpBRpARnCintNAN3二、連線延遲interwirefringepp二、連線延遲interwirefringepp4描述引線RC延遲的模型可以分為集總模型（lumpedmodel）和分布模型（distributedmodel）集總模型RC延遲cwireDrivercapacitanceperunitlengthVoutClumpedRDriverVout簡單適于短引線(r,c,L)VNVinrLVinVNrLrLrLrLcLcLcLcLcLr,c單位長度的引線電阻、電容描述引線RC延遲的模型可以分為集總模型（lumpedmod5分布模型（distributedmodel）RC延遲節(jié)點i的電壓所滿足的方程網(wǎng)絡(luò)節(jié)點分得很密延遲時間與連線的長度的平方成正比！長連線加驅(qū)動器－緩沖器buffer－反相器鏈分布模型（distributedmodel）RC延遲節(jié)點i6門延遲和引線延遲一起考慮RDriverVinVoutrw,cw,L門延遲和引線延遲的總延遲時間為t=0.69RDriverCw+(RwCw)/2=RDriverCw+0.5rwcwL2

Rw=rwL,Cw=cwL長連線加驅(qū)動器－緩沖器buffer－反相器鏈門延遲和引線延遲一起考慮RDriverVinVoutrw,c7CLKPAD1500Cu500Cu1200Cu750CuCubuffer0buffer1buffer2buffer3buffer4CLK1CLK2CLK3CLK4CLK1500Cu500Cu1200Cu750CuCubuf8三、電路扇出延遲邏輯門的輸出端所接的輸入門的個數(shù)稱為電路的扇出：Fout。對于電路扇出參數(shù)的主要限制是：三、電路扇出延遲9

扇出端的負載等于每個輸入端的柵電容之和：

在電路設(shè)計中，如果一個反相器的扇出為N，即Fout=N。其驅(qū)動能力應(yīng)提高N倍，才能獲得與其驅(qū)動一級門相同的延遲時間。否則它的上升及下降時間都會下降N倍。扇出端的負載等于每個輸入端的柵電容之和：10采用加入緩沖器使大扇入和大扇出相隔離CLCL采用加入緩沖器使大扇入和大扇出相隔離CLCL11四、大電容負載驅(qū)動電路問題：一個門驅(qū)動非常大的負載時，會引起延遲的增大。由于外部電容比芯片內(nèi)部標準門柵電容可能要大幾個數(shù)量級。要想在允許的門延遲時間內(nèi)驅(qū)動大電容負載，只有提高即增大W，將使柵面積LW增大，管子的輸入電容（即柵電容）Cg也隨之增大，它相對于前一級又是一個大電容負載。問題并沒有解決？Mead和Conway論證了用逐級放大反相器構(gòu)成的驅(qū)動電路可有效地解決驅(qū)動大電容負載問題。四、大電容負載驅(qū)動電路12設(shè)計關(guān)鍵：驅(qū)動負載CL需要多少級才能使延遲最?。棵考壏聪嗥鞯某叽缛绾未_定？M設(shè)計關(guān)鍵：M13驅(qū)動負載時反相器的延遲Delay=Delay(本征）＋Delay(負載）設(shè)Wp＝2Wn＝2W時上拉和下拉的電流相同，即有相同的上升和延遲時間等價于RC網(wǎng)絡(luò)驅(qū)動負載時反相器的延遲Delay=Delay(本征）＋De14對于反相器鏈有：Cgin，j未知若反相器間保持固定的比例則設(shè)每級間的尺寸比為f，即每級有相同的延遲對于反相器鏈有：Cgin，j未知若反相器間保持固定的比例則15對于給定的負載CL和輸入電容Cin，可以確定其比例F，從而得到延遲最小條件下的優(yōu)化尺寸忽略了反相器自身的負載，本征負載Cint對于給定的負載CL和輸入電容Cin，可以確定其比例F，從而得16電路參數(shù)及其提取課件17反相器鏈舉例反相器鏈舉例18LogicalEffort延遲模型一般分析邏輯門的延遲是基于負載的，若要準確計算需要精確的寄生參數(shù)和版圖信息。但在邏輯設(shè)計和電路設(shè)計階段，無法得到這些信息，因此需要新的模型對延遲進行預(yù)算，而不必基于準確的寄生參數(shù)。LogicalEffort，LE通過比較不同邏輯結(jié)構(gòu)的延遲，評估CMOS電路的延遲LogicalEffort延遲模型一般分析邏輯門的延遲是19門延遲:gatedelayd=h+peffortdelayintrinsicdelayEffortdelay:h=gflogicalefforteffectivefanout=Cout/CinLogicaleffort與電路拓撲結(jié)構(gòu)相關(guān)，與器件的尺寸無關(guān)Effectivefanout(electricaleffort)是負載和器件尺寸的函數(shù)邏輯門中的延遲門延遲的仔細區(qū)分依賴于負載和邏輯特性依賴寄生特性門延遲:gatedelayd=h+peffort20LogicalEffort反相器的logicaleffort和intrinsicdelay是所有靜態(tài)CMOS門中最小的，取為1Logicaleffort是該邏輯門和反相器在流過相同電流的條件下邏輯門的輸入電容與反相器的輸入電容的比值，它獨立于MOSFET的尺寸邏輯門越復(fù)雜，Logicaleffort越大LogicalEffort反相器的logicaleffo21Logicaleffort是該邏輯門和反相器在流過相同電流的條件下邏輯門的輸入電容與反相器的輸入電容的比值g=1g=4/3g=5/3A+BABABABA?BABAAA21Cunit=32222Cunit=44411Cunit=5Logicaleffort是該邏輯門和反相器在流過相同電22各輸入端的LE可能不一樣ABC各輸入端的LE可能不一樣ABC23LogicalEffortLogicalEffort24對于非標準邏輯門和非標準但K相同的反相器比等效反相器為對于非標準邏輯門和非標準但K相同的反相器比等效反相器為25LogicalEffortofGatesFan-out(h)

Normalizeddelay(d)t1234567pINVtpNANDF(Fan-in)g=1p=1d=h+1g=4/3p=2d=(4/3)h+2LogicalEffortofGatesFan-out26d=h+p＝gf＋p對于扇出為4的標準反相器g=1,f=4若g＝0，p＝0,d=gf+p=4若g

＝1，p＝1,d=gf+p=5對于N級標準反相器構(gòu)成的環(huán)振g=1,f=1若g

＝0，p＝0,d1=gf+p=1D＝Nd1＝N，freq＝1/2*N若g

＝1，p＝1,d1=gf+p=2D＝Nd1＝2*N，freq＝1/4*Nd=h+p＝gf＋p對于扇出為4的標準反相器對于N27Stageeffort:hi=gifiPathelectricaleffort:F=Cout/CinPathlogicaleffort:G=g1g2…gNBranchingeffort:B=b1b2…bNPatheffort:H=GFBPathdelayD=Sdi=Spi+ShiN級邏輯門相連Stageeffort:hi=gifiN級邏輯門相連28Branchingeffort:有分支的情況Branchingeffort:有分支的情況29優(yōu)化設(shè)計當每一級具有相同effortdelay時，為最優(yōu)設(shè)計:N級的最小延遲為每一級的等效扇出為:即Stageefforts:g1f1=g2f2=…=gNfN優(yōu)化設(shè)計當每一級具有相同effortdelay時，為最優(yōu)設(shè)30對于給定的負載CL和給定的第一級的輸入電容Cin,可以證明最優(yōu)的級數(shù)N和級間比例為：稱為‘beststageeffort’對于給定的負載CL和給定的第一級的輸入電容Cin,稱為‘31計算出總的:F=GBH估算出總級數(shù)計算stageeffortf=F1/N按所需的級數(shù)實現(xiàn)邏輯功能逐級確定尺寸:

Cin=Cout*g/fReference:Sutherland,Sproull,Harris,“LogicalEffort”,Morgan-Kaufmann1999.優(yōu)化設(shè)計方法計算出總的:F=GBH優(yōu)化設(shè)計方法32例：確定下列電路的尺寸，使延遲最小g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/cEffectivefanout,F=5G=25/9H=FBG=125/9=13.9h=1.93－－H1/4a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.59h＝gf1abcCL5例：確定下列電路的尺寸，使延遲最小g=1

f=ag33電路參數(shù)及其提取課件34

第二節(jié)功耗在功耗設(shè)計中主要考慮三個因素：一導(dǎo)體的電遷移現(xiàn)象；二散熱問題；三供電問題。第二節(jié)功耗35P6Pentium?486386286808680858080800840040.1110100197119741978198519922000YearPower(Watts)微處理器的功耗不斷增加功耗及其散熱將成為限制集成電路縮小的主要因素P6Pentium?486386286808680858036為什么需要考慮功耗?

芯片的功率密度40048008808080858086286386486Pentium?P611010010001000019701980199020002010YearPowerDensity(W/cm2)HotPlateNuclearReactorRocketNozzleSun’sSurface…chipsmightbecomehot…為什么需要考慮功耗?400480088080808580837為什么需要考慮功耗?–

電池的體積/重量Expectedbatterylifetimeincreaseoverthenext5years:30to40%FromRabaey,19956570758085909501020304050RechargableLithiumYearNickel-CadmiumNi-MetalHydrideNominalCapacity(W-hr/lb)Battery(40+lbs)為什么需要考慮功耗?–Expectedbattery38為什么需要考慮功耗?–

待機功耗

DrainleakagewillincreaseasVTdecreasestomaintainnoisemarginsandmeetfrequencydemands,leadingtoexcessivebatterydraining

standbypowerconsumption.8KW1.7KW400W88W12W0%10%20%30%40%50%20002002200420062008

StandbyPowerSource:Borkar,DeIntelYear20022005200820112014PowersupplyVdd(V)1.51.20.90.70.6ThresholdVT(V)0.40.40.350.30.25…andphonesleaky!為什么需要考慮功耗?–待機功耗Drainleakag39對于利用0.25微米工藝制備的芯片，電源電壓為2.5V，500MHz的時鐘頻率下，平均負載電容為15fF/gate，每門的平均扇出為4。假設(shè)每個時鐘周期內(nèi)狀態(tài)翻轉(zhuǎn)一次。請估算每級門的動態(tài)功耗。若芯片上有108個門，則請估算整個芯片的動態(tài)功耗。

思考題對于利用0.25微米工藝制備的芯片，電源電壓為2.5V，40一、金屬線寬的確定金屬在傳遞電流時，電流密度有一定的限制。如果電流過大，而超過導(dǎo)體的域值Jth，會使導(dǎo)體內(nèi)產(chǎn)生電遷移現(xiàn)象，導(dǎo)致電路失效。

Al的Jth一般為0.8-1.0mA/μm2

例如：Al的最小線寬為3λ，λ=2.5μm，Al的厚度約為1μm，Al的橫截面積為7.5μm2。

一、金屬線寬的確定41

?。篔th=1mA/μm2，則：導(dǎo)線可流過7.5mA的電流。如果電路實際工作電流大于此電流值，就需要增加金屬線寬，以防止電遷移現(xiàn)象出現(xiàn)。?。篔th=1mA/μm2，則：導(dǎo)線可流過7.5mA的電42二、散熱問題：（1）減小各級門的功耗是集成電路設(shè)計目標之一。（2）降低功耗會使門的延遲時間增大。（3）目前，采用使散熱均勻分布的方法來解決由于局部功耗過大，而造成的局部過熱。二、散熱問題：43三、供電問題：在進行布線時，主要考慮的約束條件是：（1）滿足節(jié)點最大電壓降的要求；IR（2）滿足電遷移的要求；（3）滿足供電均勻的要求；（4）滿足噪聲的要求。優(yōu)化目標是連線面積最小。三、供電問題：44第一節(jié)信號傳輸延遲數(shù)字電路的延遲由四部分組成：門延遲連線延遲扇出延遲大電容延遲第一節(jié)信號傳輸延遲45由與輸出節(jié)點相關(guān)的微分方程描述近似處理簡化的RC充放電近似tp=0.69CL(Reqn+Reqp)/2ln(2)一、CMOS門延遲由與輸出節(jié)點相關(guān)的微分方程描述近似處理簡化的RC充放電近似t46延遲和輸入信號相關(guān)Low－h(huán)igh變化兩個輸入同時變低tpLH－0.69Rp/2CL只有一個輸入變低tpLH－0.69RpCLHigh－low變化兩個輸入同時變高tpLH－0.692RnCLCLBRnARpBRpARnCintNAND的延遲估計延遲和輸入信號相關(guān)CLBRnARpBRpARnCintNAN47二、連線延遲interwirefringepp二、連線延遲interwirefringepp48描述引線RC延遲的模型可以分為集總模型（lumpedmodel）和分布模型（distributedmodel）集總模型RC延遲cwireDrivercapacitanceperunitlengthVoutClumpedRDriverVout簡單適于短引線(r,c,L)VNVinrLVinVNrLrLrLrLcLcLcLcLcLr,c單位長度的引線電阻、電容描述引線RC延遲的模型可以分為集總模型（lumpedmod49分布模型（distributedmodel）RC延遲節(jié)點i的電壓所滿足的方程網(wǎng)絡(luò)節(jié)點分得很密延遲時間與連線的長度的平方成正比！長連線加驅(qū)動器－緩沖器buffer－反相器鏈分布模型（distributedmodel）RC延遲節(jié)點i50門延遲和引線延遲一起考慮RDriverVinVoutrw,cw,L門延遲和引線延遲的總延遲時間為t=0.69RDriverCw+(RwCw)/2=RDriverCw+0.5rwcwL2

Rw=rwL,Cw=cwL長連線加驅(qū)動器－緩沖器buffer－反相器鏈門延遲和引線延遲一起考慮RDriverVinVoutrw,c51CLKPAD1500Cu500Cu1200Cu750CuCubuffer0buffer1buffer2buffer3buffer4CLK1CLK2CLK3CLK4CLK1500Cu500Cu1200Cu750CuCubuf52三、電路扇出延遲邏輯門的輸出端所接的輸入門的個數(shù)稱為電路的扇出：Fout。對于電路扇出參數(shù)的主要限制是：三、電路扇出延遲53

扇出端的負載等于每個輸入端的柵電容之和：

在電路設(shè)計中，如果一個反相器的扇出為N，即Fout=N。其驅(qū)動能力應(yīng)提高N倍，才能獲得與其驅(qū)動一級門相同的延遲時間。否則它的上升及下降時間都會下降N倍。扇出端的負載等于每個輸入端的柵電容之和：54采用加入緩沖器使大扇入和大扇出相隔離CLCL采用加入緩沖器使大扇入和大扇出相隔離CLCL55四、大電容負載驅(qū)動電路問題：一個門驅(qū)動非常大的負載時，會引起延遲的增大。由于外部電容比芯片內(nèi)部標準門柵電容可能要大幾個數(shù)量級。要想在允許的門延遲時間內(nèi)驅(qū)動大電容負載，只有提高即增大W，將使柵面積LW增大，管子的輸入電容（即柵電容）Cg也隨之增大，它相對于前一級又是一個大電容負載。問題并沒有解決？Mead和Conway論證了用逐級放大反相器構(gòu)成的驅(qū)動電路可有效地解決驅(qū)動大電容負載問題。四、大電容負載驅(qū)動電路56設(shè)計關(guān)鍵：驅(qū)動負載CL需要多少級才能使延遲最?。棵考壏聪嗥鞯某叽缛绾未_定？M設(shè)計關(guān)鍵：M57驅(qū)動負載時反相器的延遲Delay=Delay(本征）＋Delay(負載）設(shè)Wp＝2Wn＝2W時上拉和下拉的電流相同，即有相同的上升和延遲時間等價于RC網(wǎng)絡(luò)驅(qū)動負載時反相器的延遲Delay=Delay(本征）＋De58對于反相器鏈有：Cgin，j未知若反相器間保持固定的比例則設(shè)每級間的尺寸比為f，即每級有相同的延遲對于反相器鏈有：Cgin，j未知若反相器間保持固定的比例則59對于給定的負載CL和輸入電容Cin，可以確定其比例F，從而得到延遲最小條件下的優(yōu)化尺寸忽略了反相器自身的負載，本征負載Cint對于給定的負載CL和輸入電容Cin，可以確定其比例F，從而得60電路參數(shù)及其提取課件61反相器鏈舉例反相器鏈舉例62LogicalEffort延遲模型一般分析邏輯門的延遲是基于負載的，若要準確計算需要精確的寄生參數(shù)和版圖信息。但在邏輯設(shè)計和電路設(shè)計階段，無法得到這些信息，因此需要新的模型對延遲進行預(yù)算，而不必基于準確的寄生參數(shù)。LogicalEffort，LE通過比較不同邏輯結(jié)構(gòu)的延遲，評估CMOS電路的延遲LogicalEffort延遲模型一般分析邏輯門的延遲是63門延遲:gatedelayd=h+peffortdelayintrinsicdelayEffortdelay:h=gflogicalefforteffectivefanout=Cout/CinLogicaleffort與電路拓撲結(jié)構(gòu)相關(guān)，與器件的尺寸無關(guān)Effectivefanout(electricaleffort)是負載和器件尺寸的函數(shù)邏輯門中的延遲門延遲的仔細區(qū)分依賴于負載和邏輯特性依賴寄生特性門延遲:gatedelayd=h+peffort64LogicalEffort反相器的logicaleffort和intrinsicdelay是所有靜態(tài)CMOS門中最小的，取為1Logicaleffort是該邏輯門和反相器在流過相同電流的條件下邏輯門的輸入電容與反相器的輸入電容的比值，它獨立于MOSFET的尺寸邏輯門越復(fù)雜，Logicaleffort越大LogicalEffort反相器的logicaleffo65Logicaleffort是該邏輯門和反相器在流過相同電流的條件下邏輯門的輸入電容與反相器的輸入電容的比值g=1g=4/3g=5/3A+BABABABA?BABAAA21Cunit=32222Cunit=44411Cunit=5Logicaleffort是該邏輯門和反相器在流過相同電66各輸入端的LE可能不一樣ABC各輸入端的LE可能不一樣ABC67LogicalEffortLogicalEffort68對于非標準邏輯門和非標準但K相同的反相器比等效反相器為對于非標準邏輯門和非標準但K相同的反相器比等效反相器為69LogicalEffortofGatesFan-out(h)

Normalizeddelay(d)t1234567pINVtpNANDF(Fan-in)g=1p=1d=h+1g=4/3p=2d=(4/3)h+2LogicalEffortofGatesFan-out70d=h+p＝gf＋p對于扇出為4的標準反相器g=1,f=4若g＝0，p＝0,d=gf+p=4若g

＝1，p＝1,d=gf+p=5對于N級標準反相器構(gòu)成的環(huán)振g=1,f=1若g

＝0，p＝0,d1=gf+p=1D＝Nd1＝N，freq＝1/2*N若g

＝1，p＝1,d1=gf+p=2D＝Nd1＝2*N，freq＝1/4*Nd=h+p＝gf＋p對于扇出為4的標準反相器對于N71Stageeffort:hi=gifiPathelectricaleffort:F=Cout/CinPathlogicaleffort:G=g1g2…gNBranchingeffort:B=b1b2…bNPatheffort:H=GFBPathdelayD=Sdi=Spi+ShiN級邏輯門相連Stageeffort:hi=gifiN級邏輯門相連72Branchingeffort:有分支的情況Branchingeffort:有分支的情況73優(yōu)化設(shè)計當每一級具有相同effortdelay時，為最優(yōu)設(shè)計:N級的最小延遲為每一級的等效扇出為:即Stageefforts:g1f1=g2f2=…=gNfN優(yōu)化設(shè)計當每一級具有相同effortdelay時，為最優(yōu)設(shè)74對于給定的負載CL和給定的第一級的輸入電容Cin,可以證明最優(yōu)的級數(shù)N和級間比例為：稱為‘beststageeffort’對于給定的負載CL和給定的第一級的輸入電容Cin,稱為‘75計算出總的:F=GBH估算出總級數(shù)計算stageeffortf=F1/N按所需的級數(shù)實現(xiàn)邏輯功能逐級確定尺寸:

Cin=Cout*g/fReference:Sutherland,Sproull,Harris,“LogicalEffort”,Morgan-Kaufmann1999.優(yōu)化設(shè)計方法計算出總的:F=GBH優(yōu)化設(shè)計方法76例：確定下列電路的尺寸，使延遲最小g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/cEffectivefanout,F=5G=25/9H=FBG=125/9=13.9h=1.93－－H1/4a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.59h＝gf1abcCL5例：確定下列電路的尺寸，使延遲最小g=1

f=ag77電路參數(shù)及其提取課件78

第二節(jié)功耗在功耗設(shè)計中主要考慮三個因素：一導(dǎo)體的電遷移現(xiàn)象；二散熱問題；三供電問題。第二節(jié)功耗79P6Pentium?486386286808680858080800840040.1110100197119741978198519922000YearPower(Watts)微處理器的功耗不斷增加功耗及其散熱將成為限制集成電路縮小的主要因素P6Pentium?486386286808680858080為什么需要考慮功耗?

芯片的功率密度40048008808080858086286386486Pentium?P611010010001000019701980199020002010YearPowerDensity(W/cm2)HotPlateNuclearReactorRocketNozzleSun’sSurface…chipsmightbecomehot…為什么需要考慮功耗?400480088080808580881為什么需要考慮功耗?–

電池的體積/重量Expectedbatterylifetimeincreaseoverthenext5years:30to40%FromRabaey,1995657075808590