asic設(shè)計流程課件

第3章ASIC設(shè)計開發(fā)流程3.1ASIC設(shè)計流程介紹3.2ASIC開發(fā)流程步驟詳細(xì)描述第3章ASIC設(shè)計開發(fā)流程3.1ASIC設(shè)計流程介紹

集成電路從設(shè)計到制造全過程，涉及到很多方面的知識和內(nèi)容，就本章而已，不可能完成全部內(nèi)容的學(xué)習(xí)講解。我們這是從認(rèn)識的角度去學(xué)習(xí)集成電路的設(shè)計和制造流程，當(dāng)然，最主要的是學(xué)習(xí)集成電路的設(shè)計流程。在開始本章課程學(xué)習(xí)前，我們先來看看集成電路設(shè)計與制造全過程中的幾個主要流程框架。集成電路從設(shè)計到制造全過程，涉及到很多方面的

集成電路設(shè)計與制造的主要流程框架設(shè)計芯片檢測單晶、外延材料掩膜版芯片制造過程封裝測試系統(tǒng)需求集成電路設(shè)計與制造的主要流程框架設(shè)計芯片檢測單晶、外下面我們來介紹ASIC設(shè)計的基本流程。設(shè)計過程可分五個階段：第一階段：項目策劃第二階段：總體設(shè)計第三階段：詳細(xì)設(shè)計和可測性設(shè)計第四階段：時序驗證與版圖設(shè)計第五階段：加工與完備3.1ASIC設(shè)計流程介紹下面我們來介紹ASIC設(shè)計的基本流程。3.1ASIC設(shè)計第一階段：項目策劃任務(wù)：形成項目任務(wù)書(項目進(jìn)度，周期管理等)。流程：市場需求--調(diào)研--可行性研究--論證--決策--任務(wù)書。第二階段：總體設(shè)計任務(wù)：確定設(shè)計對象和目標(biāo)，進(jìn)一步明確芯片功能、內(nèi)外部性能要求，參數(shù)指標(biāo)，論證各種可行方案，選擇最佳方式，加工廠家，工藝水準(zhǔn)。流程：需求分析--系統(tǒng)方案--系統(tǒng)設(shè)計--系統(tǒng)仿真。輸出：系統(tǒng)規(guī)范化說明(SystemSpecification)：包括系統(tǒng)功能,性能,物理尺寸,設(shè)計模式,制造工藝,設(shè)計周期,設(shè)計費用等等.第一階段：項目策劃第三階段：詳細(xì)設(shè)計和可測性設(shè)計任務(wù)：分功能確定各個模塊算法的實現(xiàn)結(jié)構(gòu)，確定設(shè)計所需的資源按芯片的要求，速度，功耗，帶寬，增益，噪聲，負(fù)載能力，工作溫度等和時間，成本，效益要求選擇加工廠家，實現(xiàn)方式，（全定制，半定制，ASIC，F(xiàn)PGA等）；可測性設(shè)計與時序分析可在詳細(xì)設(shè)計中一次綜合獲得，可測性設(shè)計常依據(jù)需要采用FullScan，PartScan等方式，可測性設(shè)計包括帶掃描鏈的邏輯單元，ATPG，以及邊界掃描電路BoundScan，測試Memory的BIST。第三階段：詳細(xì)設(shè)計和可測性設(shè)計

流程：邏輯設(shè)計--子功能分解--詳細(xì)時序框圖--分塊邏輯仿真--電路設(shè)計(算法的行為級，RTL級描述)--功能仿真--綜合(加時序約束和設(shè)計庫)--電路網(wǎng)表--網(wǎng)表仿真。

輸出：功能設(shè)計(FunctionDesign)：將系統(tǒng)功能的實現(xiàn)方案設(shè)計出來.通常是給出系統(tǒng)的時序圖及各子模塊之間的數(shù)據(jù)流圖。

邏輯設(shè)計(LogicDesign)：這一步是將系統(tǒng)功能結(jié)構(gòu)化.通常以文本(VerilogHDL或VHDL),原理圖,邏輯圖表示設(shè)計結(jié)果,有時也采用布爾表達(dá)式來表示設(shè)計結(jié)果。電路設(shè)計(CircuitDesign)：電路設(shè)計是將邏輯設(shè)計表達(dá)式轉(zhuǎn)換成電路實現(xiàn)。流程：邏輯設(shè)計--子功能分解--詳細(xì)時序框圖--分塊邏

第四階段：時序驗證與版圖設(shè)計

任務(wù)：靜態(tài)時序分析從整個電路中提取出所有時序路徑，然后通過計算信號沿在路徑上的延遲傳播，找出違背時序約束的錯誤(主要是SetupTime和HoldTime),與激勵無關(guān)。在深亞微米工藝中，因為電路連線延遲大于單元延遲，通常預(yù)布局布線反復(fù)較多，要多次調(diào)整布局方案，對布局布線有指導(dǎo)意義。流程：預(yù)布局布線(SDF文件)--網(wǎng)表仿真(帶延時文件)--靜態(tài)時序分析--布局布線--參數(shù)提取--SDF文件--后仿真--靜態(tài)時序分析--測試向量生成。第四階段：時序驗證與版圖設(shè)計

輸出：物理設(shè)計(PhysicalDesignorLayoutDesign)：物理設(shè)計或稱版圖設(shè)計是VLSI設(shè)計中最費時的一步.它要將電路設(shè)計中的每一個元器件包括晶體管,電阻,電容,電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息.

設(shè)計驗證(DesignVerification)：在版圖設(shè)計完成以后,非常重要的一步工作是版圖驗證.主要包括:設(shè)計規(guī)則檢查(DRC),版圖的電路提取(NE),電學(xué)規(guī)檢查(ERC)和寄生參數(shù)提取(PE)。輸出：第五階段：加工與完備任務(wù)：聯(lián)系生產(chǎn)加工，準(zhǔn)備芯片的樣片測試和應(yīng)用準(zhǔn)備。流程：工藝設(shè)計與生產(chǎn)--芯片測試--芯片應(yīng)用。輸出：用戶使用說明書。上面我們描述了集成電路設(shè)計的五個階段，每一階段有不同的任務(wù)，有具體的工作流程，也產(chǎn)生對應(yīng)的輸出結(jié)果。實際工作中，主要的設(shè)計具體任務(wù)內(nèi)容可以用下面的流程圖來說明。第五階段：加工與完備集成電路的設(shè)計過程：設(shè)計創(chuàng)意

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仿真驗證功能要求行為設(shè)計（VHDL）Singoff集成電路芯片設(shè)計過程框架是行為仿真綜合、優(yōu)化——網(wǎng)表時序仿真布局布線——版圖后仿真否是否否是—設(shè)計業(yè)—集成電路的設(shè)計過程：功能要求行為設(shè)計（VHDL）Singo典型ASIC設(shè)計具有下列相當(dāng)復(fù)雜的流程，實際中包含如下多項基本內(nèi)容：結(jié)構(gòu)及電氣規(guī)定。RTL級代碼設(shè)計和仿真測試平臺文件準(zhǔn)備。為具有存儲單元的模塊插入BIST(DesignFortest設(shè)計)。為了驗證設(shè)計功能,進(jìn)行完全設(shè)計的動態(tài)仿真。設(shè)計環(huán)境設(shè)置。包括使用的設(shè)計庫和其他一些環(huán)境變量。使用DesignCompiler工具,約束和綜合設(shè)計,并且加入掃描鏈（或者JTAG）。典型ASIC設(shè)計具有下列相當(dāng)復(fù)雜的流程，實際中包含如下多項基使用DesignCompiler自帶靜態(tài)時序分析器,進(jìn)行模塊級靜態(tài)時序分析。使用Formality工具,進(jìn)行RTL級和綜合后門級網(wǎng)表的FormalVerification。版圖布局布線之前,使用PrimeTime工具進(jìn)行整個設(shè)計的靜態(tài)時序分析。將時序約束前標(biāo)注到版圖生成工具。時序驅(qū)動的單元布局,時鐘樹插入和全局布線。將時鐘樹插入到DC的原始設(shè)計中。使用

Formality,對綜合后網(wǎng)表和插入時鐘樹網(wǎng)表進(jìn)行FormalVerification。

使用DesignCompiler自帶靜態(tài)時序分析器,進(jìn)行從全局布線后的版圖中提取出估算的時間延時信息。將估算的時間延時信息反標(biāo)注到DesignCompiler或者Primetime。在Primetime中進(jìn)行靜態(tài)時序分析。在DesignCompiler中進(jìn)行設(shè)計優(yōu)化。設(shè)計的詳細(xì)布線。從詳細(xì)布線設(shè)計中提取出實際時間延時信息。將提取出的實際時間延時信息反標(biāo)注到DesignCompiler或者Primetime中。從全局布線后的版圖中提取出估算的時間延時信息。使用Primetime進(jìn)行版圖后的靜態(tài)時序分析。在DesignCompiler中進(jìn)行設(shè)計優(yōu)化（如需要)。進(jìn)行版圖后帶時間信息的門級仿真。LVS和DRC驗證,然后流片。使用Primetime進(jìn)行版圖后的靜態(tài)時序分析。設(shè)計流程過程中，使用語言：VHDL/verilogHDL

各階段典型軟件介紹：輸入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司綜合器：DesignCompile,BCCompileSynopsys公司布局布線工具:Dracula,DivaCadence公司靜態(tài)時序分析:PrimeTimeSynopsys公司測試：DFTCompileSynopsys公司設(shè)計流程過程中，

在實際工作中，不同的設(shè)計團(tuán)隊可能擁有不同的ASIC設(shè)計開發(fā)流程，但是這些不同的開發(fā)流程只是在對設(shè)計流程的各個階段命名時有一些細(xì)微的差別?？偟膩碚f，ASIC設(shè)計的必要步驟是缺一不可的。一個ASIC芯片的設(shè)計必須要有一個團(tuán)結(jié)合作的團(tuán)隊才能夠完成。首先，我們來看看ASIC項目的主要步驟。然后，詳細(xì)描述各步驟的具體內(nèi)容。3.2ASIC開發(fā)流程步驟詳細(xì)描述在實際工作中，不同的設(shè)計團(tuán)隊可能擁有不同的ASIC設(shè)計開發(fā)ASIC項目的主要步騾包括：．預(yù)研階段；．頂層設(shè)計階段；．模塊級設(shè)計階段；．模塊實現(xiàn)階段；．子系統(tǒng)仿真階段；．系統(tǒng)仿真，綜合和版圖設(shè)計前門級仿真階段；．后端版面設(shè)計階段；．測試向量準(zhǔn)備階段；．后端仿真階段；．生產(chǎn)簽字；．硅片測試階段。ASIC項目的主要步騾包括：

在實際的ASIC開發(fā)中，不可能像上述的那樣能夠一帆風(fēng)順地從頭至尾走完整個ASIC項目開發(fā)流程。常常在某些階段遇到困難，并且有的困難在本階段是不能解決的。所以下一個階段往往會在遇到困難時向上一個階段產(chǎn)生反饋，比如在做模塊級詳細(xì)設(shè)計時發(fā)現(xiàn)模塊劃分不合理，一個模塊怎樣設(shè)計都不能完成分配給它的功能，或者是不能到達(dá)所要求的性能。這時就要反饋到上級頂層設(shè)計，對系統(tǒng)模塊重新進(jìn)行劃分以解決問題。有時反饋還可能向更上一級發(fā)生?？傊?，下圖所示的流程是一個理想化的流程，在實際開發(fā)中按照這一流程進(jìn)行開發(fā)的同時，要靈活應(yīng)用反饋機(jī)制，不能認(rèn)為一個步驟走過了，結(jié)果就固定下來了，要解決問題只能在本階段。在實際的ASIC開發(fā)中，不可能像上述的那樣能圖：ASIC開發(fā)流程中各步驟圖：ASIC開發(fā)流程中各步驟

預(yù)研階段是ASIC項目開發(fā)的最初始階段，也是開發(fā)部門和市場部門工作結(jié)合得最緊密的一個階段。預(yù)研階段的工作就是要分析產(chǎn)品市場的商業(yè)機(jī)會，給出初姑的產(chǎn)品結(jié)構(gòu)，并驗證產(chǎn)品結(jié)構(gòu)對于商業(yè)機(jī)會的把握程度。該階段的任務(wù)：．初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設(shè)計；．產(chǎn)品初始規(guī)劃和資源需求統(tǒng)計；．風(fēng)險和成本分析。1預(yù)研階段預(yù)研階段是ASIC項目開發(fā)的最初始階段，也是

該階段輸出：．項目的時間和資源需求估計；．晶片面積的估計；．產(chǎn)品研發(fā)預(yù)算估計；．初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設(shè)計；．風(fēng)險分析；．設(shè)立產(chǎn)品的目標(biāo)、可行性和里程碑；．設(shè)計路線和開發(fā)工具的選定。該階段輸出：

可行性分析是預(yù)研階段最重要的一個環(huán)節(jié)，它是對該項目的利潤模型、開發(fā)周期和風(fēng)險性的分析。

如果設(shè)立ASIC開發(fā)項目的目的是替代目前的一個成功產(chǎn)品，那么降低成本和增強(qiáng)功能是項日的最主要需求。如果設(shè)立ASIC開發(fā)項日的目的是去開拓新的市場或者替代目前尚未成功的產(chǎn)品，開發(fā)時間將是項目中優(yōu)先級最高的需求。由于項目的開發(fā)策略會對整個項目的結(jié)構(gòu)設(shè)計、開發(fā)等產(chǎn)生巨大的影響，項目的規(guī)劃者需要根據(jù)項目的具體情況在預(yù)研階段開始之前對項目的這些驅(qū)動因素進(jìn)行歸納分析，以制定項目的開發(fā)策略?？尚行苑治鍪穷A(yù)研階段最重要的一個環(huán)節(jié)，它是對

頂層設(shè)計是一個富有創(chuàng)造性的階段，在這個階段，要定義產(chǎn)品的頂層架構(gòu)。許多經(jīng)典的工程折中問題都需要在這個階段做出決定。產(chǎn)品的開銷、設(shè)計的開銷、產(chǎn)品上市時間、資源需求和風(fēng)險之間的對比也是頂層結(jié)構(gòu)設(shè)計過程中的一部分。這個階段中的創(chuàng)造性思維對于產(chǎn)品的成功有著極大的影響。創(chuàng)造性可以體現(xiàn)在產(chǎn)品的創(chuàng)意、頂層架構(gòu)設(shè)計創(chuàng)意和設(shè)計流程的創(chuàng)意等方面。這個階段的工作主要由少數(shù)具有結(jié)構(gòu)設(shè)計和系統(tǒng)設(shè)計才能的高級工程師參與。2頂層設(shè)計階段頂層設(shè)計是一個富有創(chuàng)造性的階段，在這個階段，該階段的任務(wù)：．書寫功能需求說明；．討論幾個頂層結(jié)構(gòu)備選項；．分析這幾個頂層結(jié)構(gòu)選項——需要考慮技術(shù)靈活性、資源需求及開發(fā)周期等；．完成頂層結(jié)構(gòu)設(shè)計說明；．確定關(guān)鍵的模塊(如果需要，這些模塊可以盡早開始)．確定需要使用的第三方IP模塊；．選擇開發(fā)組成員；．確定新的工具；．確定開發(fā)路線/流程；．討論風(fēng)險；．預(yù)估硅片面積、輸入輸出引腳、開銷和功耗等。該階段的任務(wù)：項目經(jīng)理的任務(wù)：．完成項目計劃；．確定資源(項目組、設(shè)備和工具)；．組織培訓(xùn)課程。該階段輸出：．功能需求說明；．頂層結(jié)構(gòu)設(shè)計說明；．初始的開發(fā)計劃和資源需求。項目經(jīng)理的任務(wù)：這個階段需要遞交的文檔：

結(jié)構(gòu)設(shè)計文檔：在這個文檔中，設(shè)計者需要清楚地描述電路板、軟件和ASIC的劃分。通常ASIC作為系統(tǒng)中的一個重要部分，它的功能需要在頂層結(jié)構(gòu)設(shè)計說明中詳細(xì)的描述。

ASIC開發(fā)計劃：這個計劃必須經(jīng)過項目管理人員的驗收通過。同時，還需要完成設(shè)計線路描述文檔。這個文檔要定義項目開發(fā)中所需要的工具、技術(shù)和方法。這個階段需要遞交的文檔：

在這個階段，頂層結(jié)構(gòu)將被合理劃分成一些小的模塊。各個設(shè)計模塊之間需要認(rèn)真細(xì)致的合理劃分。確定功能，模塊與模塊之間的聯(lián)系等。

ASIC的層次化結(jié)構(gòu)最好用圖示方式表示，如果繪圖工具使用合理，這些圖可以直接用工具轉(zhuǎn)成結(jié)構(gòu)化的verilog或VHDL代碼。3模塊級詳細(xì)設(shè)計階段在這個階段，頂層結(jié)構(gòu)將被合理劃分成一些小的模本階段的任務(wù)：．將頂層架構(gòu)分解成更小的模塊；．定義模塊的功能和接口；．回顧上一階段完成的初始項目開發(fā)計劃和頂層結(jié)構(gòu)設(shè)計文檔；．風(fēng)險分析(如果需要，對已有的計劃結(jié)構(gòu)進(jìn)行修改以減少風(fēng)險)；．組織開發(fā)小組學(xué)習(xí)開發(fā)規(guī)范(代碼編寫風(fēng)格，開發(fā)環(huán)境的目錄結(jié)構(gòu)）；．檢查芯片設(shè)計規(guī)則(晶片溫度，封裝，引腳，芯片供電等)；．重新估計芯片的門數(shù)。本階段的任務(wù)：項目經(jīng)理的任務(wù)：．分析和管理開發(fā)風(fēng)險；．更新開發(fā)計劃，分配工作；．開始考慮芯片驗證/確認(rèn)；．建立一個文檔代碼管理機(jī)制。本階段輸出：．所有模塊的設(shè)計文檔；．準(zhǔn)確的項目開發(fā)計劃。本階段的風(fēng)險：．一些組員可能在設(shè)計時感到有些孤立無援；．開發(fā)小組可能未理解項目的目標(biāo)。項目經(jīng)理的任務(wù)：

在這個階段，ASIC的生產(chǎn)商必須確定下來。項目管理者必須與ASIC生產(chǎn)商建立例會制度，在這些例會中需要討論ASIC的結(jié)構(gòu)和設(shè)計路線。因為ASIC生產(chǎn)商有他們的一套生產(chǎn)流程和他們自己的技術(shù)特點，設(shè)計也需要遵循他們的設(shè)計規(guī)則。在這些討論中，特別要注意的就是生產(chǎn)商對于生產(chǎn)簽字(尤其是在與新的生產(chǎn)商接觸時)的要求和工具都有可能是不同于以往的。這個環(huán)節(jié)要是了解得不清楚，這對于以后的生產(chǎn)簽字和芯片測試都會帶來巨大沖擊，輕則造成項目的延遲，重則投片失敗。在這個階段，ASIC的生產(chǎn)商必須確定下來。項本階段任務(wù)：．模塊及設(shè)計、編碼、測試和綜合；．芯片級的測試環(huán)境設(shè)計、編碼和測試；．給出一個更準(zhǔn)確的芯片面積估計。項目管理者的任務(wù)：．提供文檔規(guī)范和對設(shè)計文檔驗收；．設(shè)立和講解驗收過程，確定哪些部分在什么時候需要驗收；．每周組織會議，了解進(jìn)度，對發(fā)現(xiàn)的問題進(jìn)行解決；4模塊實現(xiàn)階段本階段任務(wù)：4模塊實現(xiàn)階段．和生產(chǎn)廠商談判進(jìn)行初始版圖設(shè)計的時間，需要提交的材料等以便于生產(chǎn)廠商盡早對設(shè)計如何布局布線有一個大致的了解，這樣對于以后正式交付設(shè)計后生產(chǎn)廠商的工作順利開展并縮短對方的設(shè)計時問有很大的幫助；．驗收測試?yán)O(shè)計和分析測試覆蓋率；．開始安排資源準(zhǔn)備項目原型化和硅片測試；．準(zhǔn)備好所有的第三方芯片的仿真模型。．和生產(chǎn)廠商談判進(jìn)行初始版圖設(shè)計的時間，需要本階段輸出：．所有的模塊設(shè)計、代碼和模塊織的測試；．初始的模塊級綜合；．最終決定的芯片引腳。該階段風(fēng)險分析：．該階段是最容易造成項目延遲的階段，所以必須堅持任務(wù)向前趕的原則，隨時關(guān)心各個小組的進(jìn)度，及時發(fā)現(xiàn)問題并安排解決資源，堅持按時驗收；．由于最終得到硅片的面積可能超過估計的最大值，因此需要考慮怎樣修改設(shè)計縮小硅片面積。本階段輸出：模塊設(shè)計可以劃分為以下5個任務(wù)：．細(xì)化設(shè)計說明；．模塊設(shè)計；．編碼；．仿真；．綜合。模塊設(shè)計可以劃分為以下5個任務(wù)：

在這個階段，需要開始計劃硅片的測試。下面是一些重要的事項需要在這個階段考慮和跟蹤。

(1)芯片引腳列表。引腳列表需要在最終的網(wǎng)表遞交的前幾個星期生成，并通過驗收確定下來。引腳列表必須征得ASIC生產(chǎn)廠商、ASIC前端設(shè)計小組和印制電路板設(shè)計小組的同意。

(2)封裝。如果對于ASIC生產(chǎn)廠商來說，封裝是新的，則ASIC生產(chǎn)廠商必須重新設(shè)計封裝。重新設(shè)計封裝主要是設(shè)計晶片與引腳之間的連接印制電路板。封裝的信號引腳數(shù)量、供電引腳數(shù)量和封裝的方式等都必須確定下來。如果重新制作封裝，項目管理者必須跟ASIC生產(chǎn)廠商確定封裝重新設(shè)計的時間，以便于重新考慮項目的開發(fā)計劃。在這個階段，需要開始計劃硅片的測試。下面是一些

(3)樣片和預(yù)生產(chǎn)量。ASIC生產(chǎn)廠商一般為客戶提供一定數(shù)量的樣片。樣片一般可以有多種類型，它們的返回和遞交時間都不一樣。對于初始的測試，必須有足夠的數(shù)量可以保證硅片和系統(tǒng)的測試能夠快速、順利地進(jìn)行。通過和生產(chǎn)廠商的有效談判，可以提高芯片預(yù)生產(chǎn)量，這樣可以有效地提高產(chǎn)品的首批上市產(chǎn)量。(3)樣片和預(yù)生產(chǎn)量。ASIC生產(chǎn)廠商一般為客戶提

子系統(tǒng)仿真就是將那些獨立設(shè)計而在邏輯上關(guān)聯(lián)比較緊密的模塊集成在一起，組成一個小系統(tǒng)進(jìn)行仿真。在有些小的設(shè)計中子系統(tǒng)仿真是沒有必要的。但是有些大的系統(tǒng)，子系統(tǒng)仿真是非常有必要的。子系統(tǒng)仿真必須同時與模塊級設(shè)計同時進(jìn)行。5子系統(tǒng)仿真階段子系統(tǒng)仿真就是將那些獨立設(shè)計而在邏輯上關(guān)聯(lián)比該階段的任務(wù)：．撰寫并驗收測試列表文檔；．撰寫測試偽代碼，例如，CPU寄存器訪問，測試環(huán)境配置等；．運行仿真。該階段輸出：．先成功地完成第一個子系統(tǒng)仿真；．對第一個子系統(tǒng)的仿真結(jié)果進(jìn)行驗收；．完成所有子系統(tǒng)模塊仿真。該階段的風(fēng)險：．測試小組和設(shè)計小組之間的交流不暢通會增加不必要的項目進(jìn)度延緩，特別是會導(dǎo)致完成第—個仿真例的時間拖延。該階段的任務(wù)：該階段的任務(wù)：．撰寫和驗收系統(tǒng)測試?yán)臋n；．編寫測試偽代碼，例如CPU寄存器訪問，測試環(huán)境配置等；．進(jìn)行RTL級仿真和門級仿真；．記錄跟蹤問題的解決過程，如可能，使用錯誤自動報告系統(tǒng)進(jìn)行錯誤的反饋和修改；．檢查芯片設(shè)計是否滿足設(shè)計規(guī)范；．開始撰寫芯片的使用指南；．編寫系統(tǒng)綜合的腳本，對系統(tǒng)進(jìn)行綜合；．根據(jù)芯片的特性，畫出芯片內(nèi)模塊擺放的方法。6系統(tǒng)仿真，綜合和版圖設(shè)計前門級仿真階段該階段的任務(wù)：6系統(tǒng)仿真，綜合和版圖設(shè)計前門級仿真階段項目管理者的任務(wù)：．密切注意仿真的進(jìn)度并安排定期的短會討論仿真進(jìn)展；．安排與ASIC生產(chǎn)廠商關(guān)于版圖設(shè)計的會議。該階段輸出：．成功地完成第一個系統(tǒng)測試?yán)?；．驗收過的系統(tǒng)仿真計劃；．所有的RTL級仿真和門級仿真完成及測試報告；．綜合后的網(wǎng)表。該階段的風(fēng)險：．是測試小組和設(shè)計小組之間的交流不通暢會延緩項目進(jìn)度，特別是會導(dǎo)致第一個仿真實例的拖延。項目管理者的任務(wù)：本小節(jié)所描述的工作是由ASIC生產(chǎn)廠商完成的。ASIC生產(chǎn)廠商的任務(wù)：．測試版和最終版網(wǎng)表的版圖設(shè)計；．檢查網(wǎng)表和測試向量的錯誤；．生成版圖設(shè)計后的時間面積信息。ASIC生產(chǎn)廠商輸出：．布局布線完成后的時間面積信息；．布局布線完成后的網(wǎng)表和標(biāo)準(zhǔn)時延文件；．硅片制造的信息。7后端版面設(shè)計階段本小節(jié)所描述的工作是由ASIC生產(chǎn)廠商完成的。7后端版面ASIC生產(chǎn)廠商將拿到的網(wǎng)表轉(zhuǎn)換成一個物理的版圖設(shè)計。這個過程要使用一些復(fù)雜的工具，風(fēng)險主要是由設(shè)計的大小和系統(tǒng)速度需求決定。設(shè)計越大，系統(tǒng)速度越快，風(fēng)險就越大。如果ASIC設(shè)計跟生產(chǎn)廠商以前已經(jīng)做過的完全不同，風(fēng)險就會更大。這些不同包括：不同的工藝、邏輯門數(shù)量大、輸入輸出引腳數(shù)量大和使用非?？煽康倪壿媶卧取SIC生產(chǎn)廠商將拿到的網(wǎng)表轉(zhuǎn)換成一個物理的該階段的任務(wù)：．綜合、測試電路插入和測試向量生成；．生成一個版圖設(shè)計文檔；．支持版圖設(shè)計(平面圖設(shè)計和檢查時序等)；．版圖設(shè)計之后的重新綜合(修理過載電路和時序)。項目管理者的任務(wù)：．安排版圖設(shè)計和綜合會議并讓版圖設(shè)計和綜合的工程師參與；．檢查版圖設(shè)計的進(jìn)度。8版面設(shè)計后仿真／綜合階段該階段的任務(wù)：8版面設(shè)計后仿真／綜合階段該階段輸出：．最終版本的網(wǎng)表；．測試向量；．版面設(shè)計后仿真和靜態(tài)時序分析結(jié)果。

該階段的風(fēng)險：．輸入輸出引腳經(jīng)常會發(fā)生錯誤，需要多次對其進(jìn)行檢查；．版圖設(shè)計會有許多問題(布線、時序等)，應(yīng)盡早在測試版本的網(wǎng)表上進(jìn)行版圖設(shè)計；．測試向量的生成會花費很長時間，也應(yīng)盡早開始測試向量的生成；．門級仿真中會出現(xiàn)不定態(tài)，影響仿真的繼續(xù)，因此在早些時候的設(shè)計中需要強(qiáng)調(diào)所有的寄存器在復(fù)位以后是定態(tài)。該階段輸出：項目管理者的任務(wù)：．檢查簽字文檔；．為了保證芯片的質(zhì)量，從不同的部門獲得簽字同意。在完成版圖設(shè)計之后的仿真和綜合之后，網(wǎng)表被送去生產(chǎn)。生產(chǎn)簽字文檔將作為設(shè)計者和生產(chǎn)廠商之間的ASIC生產(chǎn)簽字的根據(jù)。這個文檔清楚地描述了網(wǎng)表的版本號、ASIC生產(chǎn)商所需要的測試向量、質(zhì)量意向和商業(yè)上的問題等。簽字之前，ASIC生產(chǎn)廠商需要仔細(xì)檢查設(shè)計者提供的網(wǎng)表文件、版圖設(shè)計結(jié)果和測試向量。通常ASIC生產(chǎn)廠商要求測試向量在簽字之前是經(jīng)過仿真的，這是一個比較長的過程。9該階段輸出芯片生產(chǎn)簽字項目管理者的任務(wù)：9該階段輸出芯片生產(chǎn)簽字該階段任務(wù)：．撰寫并驗收評估測試列表所/計劃劃；．撰寫測試?yán)?；．計劃和實現(xiàn)測試自動操作；．預(yù)定測試設(shè)備；．設(shè)計或采購非標(biāo)準(zhǔn)的測試設(shè)備；．在硅片制造完成租借測試設(shè)備；．定義硅片評估的不同電壓和溫度(環(huán)境測試)；．定義記錄、分析和解決問題的方法。10測試硅片準(zhǔn)備階段該階段任務(wù)：10測試硅片準(zhǔn)備階段該階段輸出：．檢查評估計劃；．硅片制造完成之前要準(zhǔn)備好或租到測試設(shè)備；．所有測試工作準(zhǔn)備好(硬件設(shè)備、軟件和自動操作)；該階段風(fēng)險：

．準(zhǔn)備硅片測試是一個耗時的任務(wù)，因此應(yīng)該有一個適當(dāng)?shù)挠媱?，并且盡早開始；．如果在計劃這個階段的任務(wù)時ASIC的說明沒有準(zhǔn)備好或者不夠準(zhǔn)確，這樣測試硅片準(zhǔn)備工作就必須拖延。該階段輸出：該階段的任務(wù)：．測試芯片；．用錯誤報告數(shù)據(jù)庫跟蹤測試中出現(xiàn)的錯誤；．分析失敗的測試?yán)?；．對ASIC中出現(xiàn)的錯誤進(jìn)行定位；．針對ASIC中出現(xiàn)的錯誤，確定在網(wǎng)表中的改動；．評估芯片的工作電壓范圍和溫度范圍(環(huán)境測試)；．進(jìn)行與其他已有產(chǎn)品的互通性測試。11硅片測試階段該階段的任務(wù)：11硅片測試階段該階段輸出：．在一個實際的應(yīng)用環(huán)境中對芯片進(jìn)行全面測試；．產(chǎn)生測試報告并對其驗收。該階段的風(fēng)險：．如果此時測試用的印制電路板沒有到位會嚴(yán)重影響芯片的初始測試進(jìn)度，延長測試時間；．如果測試用的印制電路板出現(xiàn)問題，會造成測試不可靠，以至于對其進(jìn)行修改。如果修改時間過長，同樣會延長測試時間。該階段輸出：教你寫字

下面是贈送的PPT模板不需要朋友可以下載后編輯刪除?。≈x謝??！教你寫字感恩父母感恩天冷時，是他們給你送來溫暖天冷時，是他們給你送來溫暖有時，他們會對我們發(fā)火有時，他們會對我們發(fā)火感恩父母感謝你們把我?guī)У搅诉@個世界感謝你們給了我自由的空氣感謝你們諄諄的教導(dǎo)殷殷的囑托我長大了而你們卻老了誰言寸草心報得三春暉我會向你們獻(xiàn)上一片誠摯的孝心祝你們永遠(yuǎn)健康感恩父母愿天下所有的父母永遠(yuǎn)健康快樂！愿天下所有的父母對部門及崗位職責(zé)的理解

系統(tǒng)集成（SI，SystemIntegration）：就是通過結(jié)構(gòu)化的綜合布線系統(tǒng)和計算機(jī)網(wǎng)絡(luò)技術(shù)，將各個分離的設(shè)備(如個人電腦)、功能和信息等集成到相互關(guān)聯(lián)的、統(tǒng)一和協(xié)調(diào)的系統(tǒng)之中，使資源達(dá)到充分共享，實現(xiàn)集中、高效、便利的管理。系統(tǒng)集成項目實施售后運維負(fù)責(zé)集成項目軟、硬件產(chǎn)品與網(wǎng)絡(luò)設(shè)備的安裝、調(diào)試及使用培訓(xùn)、售前技術(shù)支持。負(fù)責(zé)項目及相關(guān)技術(shù)問題的跟蹤和解決，售后設(shè)備維護(hù)工作。崗位職責(zé)對部門及崗位職責(zé)的理解系統(tǒng)集成（SI，S三、工作總結(jié)項目運維項目實施銀青高速無線網(wǎng)橋視頻監(jiān)控東毛隧道語音電話人員定位基站隧道監(jiān)控停車場項目全面實施（IP設(shè)置）銀青路基五標(biāo)貴州獨平高速項目全面實施（監(jiān)控室機(jī)柜布線）三、工作總結(jié)項目運維項目實施銀青高速無線網(wǎng)橋東毛隧道四、心得體會

在這段時間的學(xué)習(xí)過程中，我對部門很多產(chǎn)品從零學(xué)起，剛到公司的時候感覺壓力很大，經(jīng)過這些時間的認(rèn)真學(xué)習(xí)和實際操作，調(diào)整心態(tài)，現(xiàn)已完全能融入公司的各項崗位職責(zé)和管理制度中。這些時間，感覺不僅僅是工作技能的提深，更寶貴的是對我人生觀念和工作認(rèn)識有了很大的改變，還讓我對工作流程和工作方法有了深刻的體會。由于到達(dá)公司時間較短，不可能一下子將公司所有產(chǎn)品親自操作一遍，但通過公司相關(guān)文檔的學(xué)習(xí)收獲頗多。希望以后有機(jī)會多多參加這些的項目?！熬艑又_，起于壘土；千里之行，始于足下”只有通過工作中的點點滴滴，腳踏實地做事，才能成為一名優(yōu)秀的集成工程師。四、心得體會在這段時間的學(xué)習(xí)過程中，我對部門五、職業(yè)發(fā)展規(guī)劃第二階段低姿態(tài)起步、踏實做事虛心請教，加強(qiáng)相關(guān)產(chǎn)品學(xué)習(xí)成為一名優(yōu)秀的集成項目管理工程師

相關(guān)證件的考取項目管理流程的學(xué)習(xí)第一階段第三階段五、職業(yè)發(fā)展規(guī)劃第二階段低姿態(tài)起步、踏實做事成為一名優(yōu)秀的集第3章ASIC設(shè)計開發(fā)流程3.1ASIC設(shè)計流程介紹3.2ASIC開發(fā)流程步驟詳細(xì)描述第3章ASIC設(shè)計開發(fā)流程3.1ASIC設(shè)計流程介紹

集成電路從設(shè)計到制造全過程，涉及到很多方面的知識和內(nèi)容，就本章而已，不可能完成全部內(nèi)容的學(xué)習(xí)講解。我們這是從認(rèn)識的角度去學(xué)習(xí)集成電路的設(shè)計和制造流程，當(dāng)然，最主要的是學(xué)習(xí)集成電路的設(shè)計流程。在開始本章課程學(xué)習(xí)前，我們先來看看集成電路設(shè)計與制造全過程中的幾個主要流程框架。集成電路從設(shè)計到制造全過程，涉及到很多方面的

集成電路設(shè)計與制造的主要流程框架設(shè)計芯片檢測單晶、外延材料掩膜版芯片制造過程封裝測試系統(tǒng)需求集成電路設(shè)計與制造的主要流程框架設(shè)計芯片檢測單晶、外下面我們來介紹ASIC設(shè)計的基本流程。設(shè)計過程可分五個階段：第一階段：項目策劃第二階段：總體設(shè)計第三階段：詳細(xì)設(shè)計和可測性設(shè)計第四階段：時序驗證與版圖設(shè)計第五階段：加工與完備3.1ASIC設(shè)計流程介紹下面我們來介紹ASIC設(shè)計的基本流程。3.1ASIC設(shè)計第一階段：項目策劃任務(wù)：形成項目任務(wù)書(項目進(jìn)度，周期管理等)。流程：市場需求--調(diào)研--可行性研究--論證--決策--任務(wù)書。第二階段：總體設(shè)計任務(wù)：確定設(shè)計對象和目標(biāo)，進(jìn)一步明確芯片功能、內(nèi)外部性能要求，參數(shù)指標(biāo)，論證各種可行方案，選擇最佳方式，加工廠家，工藝水準(zhǔn)。流程：需求分析--系統(tǒng)方案--系統(tǒng)設(shè)計--系統(tǒng)仿真。輸出：系統(tǒng)規(guī)范化說明(SystemSpecification)：包括系統(tǒng)功能,性能,物理尺寸,設(shè)計模式,制造工藝,設(shè)計周期,設(shè)計費用等等.第一階段：項目策劃第三階段：詳細(xì)設(shè)計和可測性設(shè)計任務(wù)：分功能確定各個模塊算法的實現(xiàn)結(jié)構(gòu)，確定設(shè)計所需的資源按芯片的要求，速度，功耗，帶寬，增益，噪聲，負(fù)載能力，工作溫度等和時間，成本，效益要求選擇加工廠家，實現(xiàn)方式，（全定制，半定制，ASIC，F(xiàn)PGA等）；可測性設(shè)計與時序分析可在詳細(xì)設(shè)計中一次綜合獲得，可測性設(shè)計常依據(jù)需要采用FullScan，PartScan等方式，可測性設(shè)計包括帶掃描鏈的邏輯單元，ATPG，以及邊界掃描電路BoundScan，測試Memory的BIST。第三階段：詳細(xì)設(shè)計和可測性設(shè)計

流程：邏輯設(shè)計--子功能分解--詳細(xì)時序框圖--分塊邏輯仿真--電路設(shè)計(算法的行為級，RTL級描述)--功能仿真--綜合(加時序約束和設(shè)計庫)--電路網(wǎng)表--網(wǎng)表仿真。

輸出：功能設(shè)計(FunctionDesign)：將系統(tǒng)功能的實現(xiàn)方案設(shè)計出來.通常是給出系統(tǒng)的時序圖及各子模塊之間的數(shù)據(jù)流圖。

邏輯設(shè)計(LogicDesign)：這一步是將系統(tǒng)功能結(jié)構(gòu)化.通常以文本(VerilogHDL或VHDL),原理圖,邏輯圖表示設(shè)計結(jié)果,有時也采用布爾表達(dá)式來表示設(shè)計結(jié)果。電路設(shè)計(CircuitDesign)：電路設(shè)計是將邏輯設(shè)計表達(dá)式轉(zhuǎn)換成電路實現(xiàn)。流程：邏輯設(shè)計--子功能分解--詳細(xì)時序框圖--分塊邏

第四階段：時序驗證與版圖設(shè)計

任務(wù)：靜態(tài)時序分析從整個電路中提取出所有時序路徑，然后通過計算信號沿在路徑上的延遲傳播，找出違背時序約束的錯誤(主要是SetupTime和HoldTime),與激勵無關(guān)。在深亞微米工藝中，因為電路連線延遲大于單元延遲，通常預(yù)布局布線反復(fù)較多，要多次調(diào)整布局方案，對布局布線有指導(dǎo)意義。流程：預(yù)布局布線(SDF文件)--網(wǎng)表仿真(帶延時文件)--靜態(tài)時序分析--布局布線--參數(shù)提取--SDF文件--后仿真--靜態(tài)時序分析--測試向量生成。第四階段：時序驗證與版圖設(shè)計

輸出：物理設(shè)計(PhysicalDesignorLayoutDesign)：物理設(shè)計或稱版圖設(shè)計是VLSI設(shè)計中最費時的一步.它要將電路設(shè)計中的每一個元器件包括晶體管,電阻,電容,電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息.

設(shè)計驗證(DesignVerification)：在版圖設(shè)計完成以后,非常重要的一步工作是版圖驗證.主要包括:設(shè)計規(guī)則檢查(DRC),版圖的電路提取(NE),電學(xué)規(guī)檢查(ERC)和寄生參數(shù)提取(PE)。輸出：第五階段：加工與完備任務(wù)：聯(lián)系生產(chǎn)加工，準(zhǔn)備芯片的樣片測試和應(yīng)用準(zhǔn)備。流程：工藝設(shè)計與生產(chǎn)--芯片測試--芯片應(yīng)用。輸出：用戶使用說明書。上面我們描述了集成電路設(shè)計的五個階段，每一階段有不同的任務(wù)，有具體的工作流程，也產(chǎn)生對應(yīng)的輸出結(jié)果。實際工作中，主要的設(shè)計具體任務(wù)內(nèi)容可以用下面的流程圖來說明。第五階段：加工與完備集成電路的設(shè)計過程：設(shè)計創(chuàng)意

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仿真驗證功能要求行為設(shè)計（VHDL）Singoff集成電路芯片設(shè)計過程框架是行為仿真綜合、優(yōu)化——網(wǎng)表時序仿真布局布線——版圖后仿真否是否否是—設(shè)計業(yè)—集成電路的設(shè)計過程：功能要求行為設(shè)計（VHDL）Singo典型ASIC設(shè)計具有下列相當(dāng)復(fù)雜的流程，實際中包含如下多項基本內(nèi)容：結(jié)構(gòu)及電氣規(guī)定。RTL級代碼設(shè)計和仿真測試平臺文件準(zhǔn)備。為具有存儲單元的模塊插入BIST(DesignFortest設(shè)計)。為了驗證設(shè)計功能,進(jìn)行完全設(shè)計的動態(tài)仿真。設(shè)計環(huán)境設(shè)置。包括使用的設(shè)計庫和其他一些環(huán)境變量。使用DesignCompiler工具,約束和綜合設(shè)計,并且加入掃描鏈（或者JTAG）。典型ASIC設(shè)計具有下列相當(dāng)復(fù)雜的流程，實際中包含如下多項基使用DesignCompiler自帶靜態(tài)時序分析器,進(jìn)行模塊級靜態(tài)時序分析。使用Formality工具,進(jìn)行RTL級和綜合后門級網(wǎng)表的FormalVerification。版圖布局布線之前,使用PrimeTime工具進(jìn)行整個設(shè)計的靜態(tài)時序分析。將時序約束前標(biāo)注到版圖生成工具。時序驅(qū)動的單元布局,時鐘樹插入和全局布線。將時鐘樹插入到DC的原始設(shè)計中。使用

Formality,對綜合后網(wǎng)表和插入時鐘樹網(wǎng)表進(jìn)行FormalVerification。

使用DesignCompiler自帶靜態(tài)時序分析器,進(jìn)行從全局布線后的版圖中提取出估算的時間延時信息。將估算的時間延時信息反標(biāo)注到DesignCompiler或者Primetime。在Primetime中進(jìn)行靜態(tài)時序分析。在DesignCompiler中進(jìn)行設(shè)計優(yōu)化。設(shè)計的詳細(xì)布線。從詳細(xì)布線設(shè)計中提取出實際時間延時信息。將提取出的實際時間延時信息反標(biāo)注到DesignCompiler或者Primetime中。從全局布線后的版圖中提取出估算的時間延時信息。使用Primetime進(jìn)行版圖后的靜態(tài)時序分析。在DesignCompiler中進(jìn)行設(shè)計優(yōu)化（如需要)。進(jìn)行版圖后帶時間信息的門級仿真。LVS和DRC驗證,然后流片。使用Primetime進(jìn)行版圖后的靜態(tài)時序分析。設(shè)計流程過程中，使用語言：VHDL/verilogHDL

各階段典型軟件介紹：輸入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司綜合器：DesignCompile,BCCompileSynopsys公司布局布線工具:Dracula,DivaCadence公司靜態(tài)時序分析:PrimeTimeSynopsys公司測試：DFTCompileSynopsys公司設(shè)計流程過程中，

在實際工作中，不同的設(shè)計團(tuán)隊可能擁有不同的ASIC設(shè)計開發(fā)流程，但是這些不同的開發(fā)流程只是在對設(shè)計流程的各個階段命名時有一些細(xì)微的差別?？偟膩碚f，ASIC設(shè)計的必要步驟是缺一不可的。一個ASIC芯片的設(shè)計必須要有一個團(tuán)結(jié)合作的團(tuán)隊才能夠完成。首先，我們來看看ASIC項目的主要步驟。然后，詳細(xì)描述各步驟的具體內(nèi)容。3.2ASIC開發(fā)流程步驟詳細(xì)描述在實際工作中，不同的設(shè)計團(tuán)隊可能擁有不同的ASIC設(shè)計開發(fā)ASIC項目的主要步騾包括：．預(yù)研階段；．頂層設(shè)計階段；．模塊級設(shè)計階段；．模塊實現(xiàn)階段；．子系統(tǒng)仿真階段；．系統(tǒng)仿真，綜合和版圖設(shè)計前門級仿真階段；．后端版面設(shè)計階段；．測試向量準(zhǔn)備階段；．后端仿真階段；．生產(chǎn)簽字；．硅片測試階段。ASIC項目的主要步騾包括：

在實際的ASIC開發(fā)中，不可能像上述的那樣能夠一帆風(fēng)順地從頭至尾走完整個ASIC項目開發(fā)流程。常常在某些階段遇到困難，并且有的困難在本階段是不能解決的。所以下一個階段往往會在遇到困難時向上一個階段產(chǎn)生反饋，比如在做模塊級詳細(xì)設(shè)計時發(fā)現(xiàn)模塊劃分不合理，一個模塊怎樣設(shè)計都不能完成分配給它的功能，或者是不能到達(dá)所要求的性能。這時就要反饋到上級頂層設(shè)計，對系統(tǒng)模塊重新進(jìn)行劃分以解決問題。有時反饋還可能向更上一級發(fā)生?？傊?，下圖所示的流程是一個理想化的流程，在實際開發(fā)中按照這一流程進(jìn)行開發(fā)的同時，要靈活應(yīng)用反饋機(jī)制，不能認(rèn)為一個步驟走過了，結(jié)果就固定下來了，要解決問題只能在本階段。在實際的ASIC開發(fā)中，不可能像上述的那樣能圖：ASIC開發(fā)流程中各步驟圖：ASIC開發(fā)流程中各步驟

預(yù)研階段是ASIC項目開發(fā)的最初始階段，也是開發(fā)部門和市場部門工作結(jié)合得最緊密的一個階段。預(yù)研階段的工作就是要分析產(chǎn)品市場的商業(yè)機(jī)會，給出初姑的產(chǎn)品結(jié)構(gòu)，并驗證產(chǎn)品結(jié)構(gòu)對于商業(yè)機(jī)會的把握程度。該階段的任務(wù)：．初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設(shè)計；．產(chǎn)品初始規(guī)劃和資源需求統(tǒng)計；．風(fēng)險和成本分析。1預(yù)研階段預(yù)研階段是ASIC項目開發(fā)的最初始階段，也是

該階段輸出：．項目的時間和資源需求估計；．晶片面積的估計；．產(chǎn)品研發(fā)預(yù)算估計；．初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設(shè)計；．風(fēng)險分析；．設(shè)立產(chǎn)品的目標(biāo)、可行性和里程碑；．設(shè)計路線和開發(fā)工具的選定。該階段輸出：

可行性分析是預(yù)研階段最重要的一個環(huán)節(jié)，它是對該項目的利潤模型、開發(fā)周期和風(fēng)險性的分析。

如果設(shè)立ASIC開發(fā)項目的目的是替代目前的一個成功產(chǎn)品，那么降低成本和增強(qiáng)功能是項日的最主要需求。如果設(shè)立ASIC開發(fā)項日的目的是去開拓新的市場或者替代目前尚未成功的產(chǎn)品，開發(fā)時間將是項目中優(yōu)先級最高的需求。由于項目的開發(fā)策略會對整個項目的結(jié)構(gòu)設(shè)計、開發(fā)等產(chǎn)生巨大的影響，項目的規(guī)劃者需要根據(jù)項目的具體情況在預(yù)研階段開始之前對項目的這些驅(qū)動因素進(jìn)行歸納分析，以制定項目的開發(fā)策略?？尚行苑治鍪穷A(yù)研階段最重要的一個環(huán)節(jié)，它是對

頂層設(shè)計是一個富有創(chuàng)造性的階段，在這個階段，要定義產(chǎn)品的頂層架構(gòu)。許多經(jīng)典的工程折中問題都需要在這個階段做出決定。產(chǎn)品的開銷、設(shè)計的開銷、產(chǎn)品上市時間、資源需求和風(fēng)險之間的對比也是頂層結(jié)構(gòu)設(shè)計過程中的一部分。這個階段中的創(chuàng)造性思維對于產(chǎn)品的成功有著極大的影響。創(chuàng)造性可以體現(xiàn)在產(chǎn)品的創(chuàng)意、頂層架構(gòu)設(shè)計創(chuàng)意和設(shè)計流程的創(chuàng)意等方面。這個階段的工作主要由少數(shù)具有結(jié)構(gòu)設(shè)計和系統(tǒng)設(shè)計才能的高級工程師參與。2頂層設(shè)計階段頂層設(shè)計是一個富有創(chuàng)造性的階段，在這個階段，該階段的任務(wù)：．書寫功能需求說明；．討論幾個頂層結(jié)構(gòu)備選項；．分析這幾個頂層結(jié)構(gòu)選項——需要考慮技術(shù)靈活性、資源需求及開發(fā)周期等；．完成頂層結(jié)構(gòu)設(shè)計說明；．確定關(guān)鍵的模塊(如果需要，這些模塊可以盡早開始)．確定需要使用的第三方IP模塊；．選擇開發(fā)組成員；．確定新的工具；．確定開發(fā)路線/流程；．討論風(fēng)險；．預(yù)估硅片面積、輸入輸出引腳、開銷和功耗等。該階段的任務(wù)：項目經(jīng)理的任務(wù)：．完成項目計劃；．確定資源(項目組、設(shè)備和工具)；．組織培訓(xùn)課程。該階段輸出：．功能需求說明；．頂層結(jié)構(gòu)設(shè)計說明；．初始的開發(fā)計劃和資源需求。項目經(jīng)理的任務(wù)：這個階段需要遞交的文檔：

結(jié)構(gòu)設(shè)計文檔：在這個文檔中，設(shè)計者需要清楚地描述電路板、軟件和ASIC的劃分。通常ASIC作為系統(tǒng)中的一個重要部分，它的功能需要在頂層結(jié)構(gòu)設(shè)計說明中詳細(xì)的描述。

ASIC開發(fā)計劃：這個計劃必須經(jīng)過項目管理人員的驗收通過。同時，還需要完成設(shè)計線路描述文檔。這個文檔要定義項目開發(fā)中所需要的工具、技術(shù)和方法。這個階段需要遞交的文檔：

在這個階段，頂層結(jié)構(gòu)將被合理劃分成一些小的模塊。各個設(shè)計模塊之間需要認(rèn)真細(xì)致的合理劃分。確定功能，模塊與模塊之間的聯(lián)系等。

ASIC的層次化結(jié)構(gòu)最好用圖示方式表示，如果繪圖工具使用合理，這些圖可以直接用工具轉(zhuǎn)成結(jié)構(gòu)化的verilog或VHDL代碼。3模塊級詳細(xì)設(shè)計階段在這個階段，頂層結(jié)構(gòu)將被合理劃分成一些小的模本階段的任務(wù)：．將頂層架構(gòu)分解成更小的模塊；．定義模塊的功能和接口；．回顧上一階段完成的初始項目開發(fā)計劃和頂層結(jié)構(gòu)設(shè)計文檔；．風(fēng)險分析(如果需要，對已有的計劃結(jié)構(gòu)進(jìn)行修改以減少風(fēng)險)；．組織開發(fā)小組學(xué)習(xí)開發(fā)規(guī)范(代碼編寫風(fēng)格，開發(fā)環(huán)境的目錄結(jié)構(gòu)）；．檢查芯片設(shè)計規(guī)則(晶片溫度，封裝，引腳，芯片供電等)；．重新估計芯片的門數(shù)。本階段的任務(wù)：項目經(jīng)理的任務(wù)：．分析和管理開發(fā)風(fēng)險；．更新開發(fā)計劃，分配工作；．開始考慮芯片驗證/確認(rèn)；．建立一個文檔代碼管理機(jī)制。本階段輸出：．所有模塊的設(shè)計文檔；．準(zhǔn)確的項目開發(fā)計劃。本階段的風(fēng)險：．一些組員可能在設(shè)計時感到有些孤立無援；．開發(fā)小組可能未理解項目的目標(biāo)。項目經(jīng)理的任務(wù)：

在這個階段，ASIC的生產(chǎn)商必須確定下來。項目管理者必須與ASIC生產(chǎn)商建立例會制度，在這些例會中需要討論ASIC的結(jié)構(gòu)和設(shè)計路線。因為ASIC生產(chǎn)商有他們的一套生產(chǎn)流程和他們自己的技術(shù)特點，設(shè)計也需要遵循他們的設(shè)計規(guī)則。在這些討論中，特別要注意的就是生產(chǎn)商對于生產(chǎn)簽字(尤其是在與新的生產(chǎn)商接觸時)的要求和工具都有可能是不同于以往的。這個環(huán)節(jié)要是了解得不清楚，這對于以后的生產(chǎn)簽字和芯片測試都會帶來巨大沖擊，輕則造成項目的延遲，重則投片失敗。在這個階段，ASIC的生產(chǎn)商必須確定下來。項本階段任務(wù)：．模塊及設(shè)計、編碼、測試和綜合；．芯片級的測試環(huán)境設(shè)計、編碼和測試；．給出一個更準(zhǔn)確的芯片面積估計。項目管理者的任務(wù)：．提供文檔規(guī)范和對設(shè)計文檔驗收；．設(shè)立和講解驗收過程，確定哪些部分在什么時候需要驗收；．每周組織會議，了解進(jìn)度，對發(fā)現(xiàn)的問題進(jìn)行解決；4模塊實現(xiàn)階段本階段任務(wù)：4模塊實現(xiàn)階段．和生產(chǎn)廠商談判進(jìn)行初始版圖設(shè)計的時間，需要提交的材料等以便于生產(chǎn)廠商盡早對設(shè)計如何布局布線有一個大致的了解，這樣對于以后正式交付設(shè)計后生產(chǎn)廠商的工作順利開展并縮短對方的設(shè)計時問有很大的幫助；．驗收測試?yán)O(shè)計和分析測試覆蓋率；．開始安排資源準(zhǔn)備項目原型化和硅片測試；．準(zhǔn)備好所有的第三方芯片的仿真模型。．和生產(chǎn)廠商談判進(jìn)行初始版圖設(shè)計的時間，需要本階段輸出：．所有的模塊設(shè)計、代碼和模塊織的測試；．初始的模塊級綜合；．最終決定的芯片引腳。該階段風(fēng)險分析：．該階段是最容易造成項目延遲的階段，所以必須堅持任務(wù)向前趕的原則，隨時關(guān)心各個小組的進(jìn)度，及時發(fā)現(xiàn)問題并安排解決資源，堅持按時驗收；．由于最終得到硅片的面積可能超過估計的最大值，因此需要考慮怎樣修改設(shè)計縮小硅片面積。本階段輸出：模塊設(shè)計可以劃分為以下5個任務(wù)：．細(xì)化設(shè)計說明；．模塊設(shè)計；．編碼；．仿真；．綜合。模塊設(shè)計可以劃分為以下5個任務(wù)：

在這個階段，需要開始計劃硅片的測試。下面是一些重要的事項需要在這個階段考慮和跟蹤。

(1)芯片引腳列表。引腳列表需要在最終的網(wǎng)表遞交的前幾個星期生成，并通過驗收確定下來。引腳列表必須征得ASIC生產(chǎn)廠商、ASIC前端設(shè)計小組和印制電路板設(shè)計小組的同意。

(2)封裝。如果對于ASIC生產(chǎn)廠商來說，封裝是新的，則ASIC生產(chǎn)廠商必須重新設(shè)計封裝。重新設(shè)計封裝主要是設(shè)計晶片與引腳之間的連接印制電路板。封裝的信號引腳數(shù)量、供電引腳數(shù)量和封裝的方式等都必須確定下來。如果重新制作封裝，項目管理者必須跟ASIC生產(chǎn)廠商確定封裝重新設(shè)計的時間，以便于重新考慮項目的開發(fā)計劃。在這個階段，需要開始計劃硅片的測試。下面是一些

(3)樣片和預(yù)生產(chǎn)量。ASIC生產(chǎn)廠商一般為客戶提供一定數(shù)量的樣片。樣片一般可以有多種類型，它們的返回和遞交時間都不一樣。對于初始的測試，必須有足夠的數(shù)量可以保證硅片和系統(tǒng)的測試能夠快速、順利地進(jìn)行。通過和生產(chǎn)廠商的有效談判，可以提高芯片預(yù)生產(chǎn)量，這樣可以有效地提高產(chǎn)品的首批上市產(chǎn)量。(3)樣片和預(yù)生產(chǎn)量。ASIC生產(chǎn)廠商一般為客戶提

子系統(tǒng)仿真就是將那些獨立設(shè)計而在邏輯上關(guān)聯(lián)比較緊密的模塊集成在一起，組成一個小系統(tǒng)進(jìn)行仿真。在有些小的設(shè)計中子系統(tǒng)仿真是沒有必要的。但是有些大的系統(tǒng)，子系統(tǒng)仿真是非常有必要的。子系統(tǒng)仿真必須同時與模塊級設(shè)計同時進(jìn)行。5子系統(tǒng)仿真階段子系統(tǒng)仿真就是將那些獨立設(shè)計而在邏輯上關(guān)聯(lián)比該階段的任務(wù)：．撰寫并驗收測試列表文檔；．撰寫測試偽代碼，例如，CPU寄存器訪問，測試環(huán)境配置等；．運行仿真。該階段輸出：．先成功地完成第一個子系統(tǒng)仿真；．對第一個子系統(tǒng)的仿真結(jié)果進(jìn)行驗收；．完成所有子系統(tǒng)模塊仿真。該階段的風(fēng)險：．測試小組和設(shè)計小組之間的交流不暢通會增加不必要的項目進(jìn)度延緩，特別是會導(dǎo)致完成第—個仿真例的時間拖延。該階段的任務(wù)：該階段的任務(wù)：．撰寫和驗收系統(tǒng)測試?yán)臋n；．編寫測試偽代碼，例如CPU寄存器訪問，測試環(huán)境配置等；．進(jìn)行RTL級仿真和門級仿真；．記錄跟蹤問題的解決過程，如可能，使用錯誤自動報告系統(tǒng)進(jìn)行錯誤的反饋和修改；．檢查芯片設(shè)計是否滿足設(shè)計規(guī)范；．開始撰寫芯片的使用指南；．編寫系統(tǒng)綜合的腳本，對系統(tǒng)進(jìn)行綜合；．根據(jù)芯片的特性，畫出芯片內(nèi)模塊擺放的方法。6系統(tǒng)仿真，綜合和版圖設(shè)計前門級仿真階段該階段的任務(wù)：6系統(tǒng)仿真，綜合和版圖設(shè)計前門級仿真階段項目管理者的任務(wù)：．密切注意仿真的進(jìn)度并安排定期的短會討論仿真進(jìn)展；．安排與ASIC生產(chǎn)廠商關(guān)于版圖設(shè)計的會議。該階段輸出：．成功地完成第一個系統(tǒng)測試?yán)唬炇者^的系統(tǒng)仿真計劃；．所有的RTL級仿真和門級仿真完成及測試報告；．綜合后的網(wǎng)表。該階段的風(fēng)險：．是測試小組和設(shè)計小組之間的交流不通暢會延緩項目進(jìn)度，特別是會導(dǎo)致第一個仿真實例的拖延。項目管理者的任務(wù)：本小節(jié)所描述的工作是由ASIC生產(chǎn)廠商完成的。ASIC生產(chǎn)廠商的任務(wù)：．測試版和最終版網(wǎng)表的版圖設(shè)計；．檢查網(wǎng)表和測試向量的錯誤；．生成版圖設(shè)計后的時間面積信息。ASIC生產(chǎn)廠商輸出：．布局布線完成后的時間面積信息；．布局布線完成后的網(wǎng)表和標(biāo)準(zhǔn)時延文件；．硅片制造的信息。7后端版面設(shè)計階段本小節(jié)所描述的工作是由ASIC生產(chǎn)廠商完成的。7后端版面ASIC生產(chǎn)廠商將拿到的網(wǎng)表轉(zhuǎn)換成一個物理的版圖設(shè)計。這個過程要使用一些復(fù)雜的工具，風(fēng)險主要是由設(shè)計的大小和系統(tǒng)速度需求決定。設(shè)計越大，系統(tǒng)速度越快，風(fēng)險就越大。如果ASIC設(shè)計跟生產(chǎn)廠商以前已經(jīng)做過的完全不同，風(fēng)險就會更大。這些不同包括：不同的工藝、邏輯門數(shù)量大、輸入輸出引腳數(shù)量大和使用非?？煽康倪壿媶卧取SIC生產(chǎn)廠商將拿到的網(wǎng)表轉(zhuǎn)換成一個物理的該階段的任務(wù)：．綜合、測試電路插入和測試向量生成；．生成一個版圖設(shè)計文檔；．支持版圖設(shè)計(平面圖設(shè)計和檢查時序等)；．版圖設(shè)計之后的重新綜合(修理過載電路和時序)。項目管理者的任務(wù)：．安排版圖設(shè)計和綜合會議并讓版圖設(shè)計和綜合的工程師參與；．檢查版圖設(shè)計的進(jìn)度。8版面設(shè)計后仿真／綜合階段該階段的任務(wù)：8版面設(shè)計后仿真／綜合階段該階段輸出：．最終版本的網(wǎng)表；．測試向量；．版面設(shè)計后仿真和靜態(tài)時序分析結(jié)果。

該階段的風(fēng)險：．輸入輸