差分蛇形線在電路板中的用法與作用

1．差分走線

差分信號（DifferentialSignal）在高速電路設(shè)計(jì)中的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號往往都要采用差分結(jié)構(gòu)設(shè)計(jì)，什么另它這么倍受青睞呢？在PCB設(shè)計(jì)中又如何能保證其良好的性能呢？帶著這兩個問題，我們進(jìn)行下一部分的討論。何為差分信號？通俗地說，就是驅(qū)動端發(fā)送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。差分線怎么布才是嚴(yán)格的等長？我怎么樣測試兩相的長度是等長度呢？還是我大致讓他們平行走線，只是盡量可能的等長，而不是很精確的等長？既然延遲差允許1/4的時鐘誤差是不是其長度也可以滿足兩相的長度差存在1/4的誤差或者是更少的誤差（1/4的誤差太大了，平行著走線，怎么走也差不了那么多哦呵呵：））

差分信號和普通的單端信號走線相比，最明顯的優(yōu)勢體現(xiàn)在以下三個方面：

a.抗干擾能力強(qiáng)，因?yàn)閮筛罘肿呔€之間的耦合很好，當(dāng)外界存在噪聲干擾時，幾乎是同時被耦合到兩條線上，而接收端關(guān)心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。

b.能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。

c.時序定位精確，由于差分信號的開關(guān)變化是位于兩個信號的交點(diǎn)，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合于低幅度信號的電路。目前流行的LVDS（lowvoltagedifferentialsignaling）就是指這種小振幅差分信號技術(shù)。

對于PCB工程師來說，最關(guān)注的還是如何確保在實(shí)際走線中能完全發(fā)揮差分走線的這些優(yōu)勢。也許只要是接觸過Layout的人都會了解差分走線的一般要求，那就是“等長、等距”。等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射?！氨M量靠近原則”有時候也是差分走線的要求之一。但所有這些規(guī)則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸?shù)谋举|(zhì)。下面重點(diǎn)討論一下PCB差分信號設(shè)計(jì)中幾個常見的誤區(qū)。誤區(qū)一：認(rèn)為差分信號不需要地平面作為回流路徑，或者認(rèn)為差分走線彼此為對方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對高速信號傳輸?shù)臋C(jī)理認(rèn)識還不夠深入。

誤區(qū)二：認(rèn)為保持等間距比匹配線長更重要。在實(shí)際的PCB布線中，往往不能同時滿足差分設(shè)計(jì)的要求。由于管腳分布，過孔，以及走線空間等因素存在，必須通過適當(dāng)?shù)睦@線才能達(dá)到線長匹配的目的，但帶來的結(jié)果必然是差分對的部分區(qū)域無法平行，這時候我們該如何取舍呢？

2．蛇形線

蛇形線是Layout中經(jīng)常使用的一類走線方式。其主要目的就是為了調(diào)節(jié)延時，滿足系統(tǒng)時序設(shè)計(jì)要求。設(shè)計(jì)者首先要有這樣的認(rèn)識：蛇形線會破壞信號質(zhì)量，改變傳輸延時，布線時要盡量避免使用。但實(shí)際設(shè)計(jì)中，為了保證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不得不故意進(jìn)行繞線。很明顯，信號在蛇形走線上傳輸時，相互平行的線段之間會發(fā)生耦合，耦合程度也越大?？赡軙?dǎo)致傳輸延時減小，以及由于串?dāng)_而大大降低信號的質(zhì)量。下面是給Layout工程師處理蛇形線時的幾點(diǎn)建議：1．盡量增加平行線段的距離（S），至少大于3H，H指信號走線到參考平面的距離。通俗的說就是繞大彎走線，只要S足夠大，就幾乎能完全避免相互的耦合效應(yīng)。2．減小耦合長度Lp，當(dāng)兩倍的Lp延時接近或超過信號上升時間時，產(chǎn)生的串?dāng)_將達(dá)到飽和。3．帶狀線（Strip-Line）或者埋式微帶線（EmbeddedMicro-strip）的蛇形線引起的信號傳輸延時小于微帶走線（Micro-strip）。理論上，帶狀線不會因?yàn)椴钅４當(dāng)_影響傳輸速率。4．高速以及對時序要求較為嚴(yán)格的信號線，盡量不要走蛇形線，尤其不能在小范圍內(nèi)蜿蜒走線。5．可以經(jīng)常采用任意角度的蛇形走線，如圖1-8-20中的C結(jié)構(gòu)，能有效的減少相互間的耦合。6．高速PCB設(shè)計(jì)中，蛇形線沒有所謂濾波或抗干擾的能力，只可能降低信號質(zhì)量，所以只作時序匹配之用而無其它目的。7．有時可以考慮螺旋走線的方式進(jìn)行繞線，仿真表明，其效果要優(yōu)于正常的蛇形走線。近來我發(fā)現(xiàn)樹莓派的芯片周圍有各種各樣的蛇形走線，感覺好奇怪，特意請教了高手分析一下。大家請指教！

我（我代表作者）認(rèn)為主要牽涉到兩個方便的問題：

1.差分線，就是題主發(fā)的圖片中電路板上特別接近的兩根線，總是一對一對的出現(xiàn)。

2.蛇形走線，就是圖中彎彎曲曲的電路線。

不管是差分走線還是蛇形走線其實(shí)都是為了保證電路設(shè)計(jì)中很重要的一個東西——信號完整性。什么是信號完整性呢？下面是維基百科給的一個解釋：

信號完整性（Signalintegrity，SI）是對于電子信號質(zhì)量的一系列度量標(biāo)準(zhǔn)。在數(shù)字電路中，一串二進(jìn)制的信號流是通過電壓（或電流）的波形來表示。然而，自然界的信號實(shí)際上都是模擬的，而非數(shù)字的，所有的信號都受噪音、扭曲和損失影響。在短距離、低比特率的情況里，一個簡單的導(dǎo)體可以忠實(shí)地傳輸信號。而長距離、高比特率的信號如果通過集中不同的導(dǎo)體，多種效應(yīng)可以降低信號的可信度，這樣系統(tǒng)或設(shè)備不能正常工作。信號完整性工程是分析和緩解上述負(fù)面效應(yīng)的一項(xiàng)任務(wù)，在所有水平的電子封裝和組裝，例如集成電路的內(nèi)部連接、集成電路封裝、印制電路板等工藝過程中，都是一項(xiàng)十分重要的活動。信號完整性考慮的問題主要有振鈴（ringing）、串?dāng)_（crosstalk）、接地反彈、扭曲、信號損失和電源供應(yīng)中的噪音。

一、差分線的作用。

差分線主要是對抗電路板上干擾和噪聲的。組成數(shù)字電路的數(shù)字器件一般都是由數(shù)字邏輯單元組成，而邏輯單元一般都是由開關(guān)器件，例如晶體管，mos管構(gòu)成。數(shù)字電路中通常由高低電平來表示數(shù)字邏輯的”1”和”0”，但是電路中傳輸?shù)母叩碗娖奖旧韰s是模擬量。由于電路信號線導(dǎo)線帶寬不是無窮大的，而且開關(guān)器件高頻工作時候不能忽略寄生的電容以及電感的影響，其結(jié)果就是，在數(shù)字開關(guān)導(dǎo)通截止的時候，輸出電壓不會從高到底，或者從低到高的平滑過渡，會產(chǎn)生吉布斯（Gibbsphenomenon，如圖所示）振蕩，寄生電容，電感振蕩等等，這些多余的振蕩電壓如果通過某種路徑影響到有用信號的傳輸，那么對于有用信號來說，這些多余的東西就是干擾噪聲了。上述只是信號干擾噪聲的一個來源，還有很多其他的來源例如電源噪聲，電磁干擾噪聲等等。

解決干擾噪聲問題的思路有兩個方面：

1.從干擾的傳輸?shù)穆窂缴先ハ?/p>

就是讓干擾和噪聲盡可能大的衰減，在抵達(dá)有用信號傳輸導(dǎo)線上時候變得很小，從而不影響正常信號的傳輸?，F(xiàn)在的高速電路設(shè)計(jì)有很多的設(shè)計(jì)原則和指導(dǎo)，都是用來減小干擾和噪聲的。例如，EMC（ElectroMagneticCompatibility），電源去耦，快速入地，模擬和數(shù)字電源和地平面隔離等等，這里就不展開說了。

2.從提高傳輸信號本身的抗干擾和噪聲的能力入手。

先普及一個叫噪聲容限（NoiseMargin）的概念，噪聲容限是指在前一極輸出為最壞的情況下，為保證后一極正常工作，所允許的最大噪聲幅度。噪聲容限越大說明容許的噪聲越大，電路的抗干擾性越好。如下圖中，驅(qū)動器A傳輸信號到接收器B端的輸入。

高電平噪聲容限=min{VOH_A}（最小輸出高電平電壓）—min{VIH_B}（最小輸入高電平電壓）

低電平噪聲容限=max{VOL_A}（最大輸入低電平電壓）—max{VIL_B}最大輸出低電平電壓

噪聲容限=min{高電平噪聲容限，低電平噪聲容限}理論上說，只要表示邏輯“1”和“0”的高低電平電壓差越大，噪聲容限就會越大，但是越大的電壓差就需要越高的電壓供電，造成功耗的浪費(fèi)，另外電壓差越大，從低電過渡到高電平或者從高平過渡到低電平需要的時間越長，直接影響電路的最高的工作頻率。

早先的數(shù)字電路通常是晶體管（transistor）電路，對應(yīng)這種電路，自然發(fā)展出一種叫TTL（Transistor-TransistorLogic）的電平標(biāo)準(zhǔn)，數(shù)字器件在5V電源工作，通常驅(qū)動器表示高電平，既邏輯”1”的時候，輸出電壓》2.4V，典型值為3.5V；表示低電平，既邏輯“0”的時候，輸出電壓《0.4V，典型值0.2V。同時，輸入端可分辨的最小輸入高電平和最大輸入低電平：輸入高電平》=2.0V，輸入低電平《=0.8V，噪聲容限是0.4V。

可見TTL電路的抗噪聲能力是不強(qiáng)的，TTL電路中高電平2.4V與電源5V之間還有很大空閑，對改善噪聲容限并沒什么好處，又會白白增大系統(tǒng)功耗，還會影響速度。所以后來就把一部分“砍”掉了，逐漸發(fā)展出一種叫LVTTL（Low-VoltageTTL）的電平標(biāo)準(zhǔn)，分辨支持3.3V電源和2.5V電源（還有支持更低電源的）：

3.3VLVTTL：VCC：3.3V；VOH》=2.4V；VOL《=0.4V；VIH》=2V；VIL《=0.8V。

2.5VLVTTL：VCC：2.5V；VOH》=2.0V；VOL《=0.2V；VIH》=1.7V；VIL《=0.7V。

雖然LVTTL的標(biāo)準(zhǔn)，降低了供電電壓，但是對噪聲容限沒有什么改善（還是0.4V），后來CMOS電路逐漸取代晶體管電路成為主流，對應(yīng)便有了LVCMOS電平標(biāo)準(zhǔn)：

3.3VLVCMOS：VCC：3.3V；VOH》=3.2V；VOL《=0.1V；VIH》=2.0V；VIL《=0.7V。

2.5VLVCMOS：VCC：2.5V；VOH》=2.0V；VOL《=0.1V；VIH》=1.7V；VIL《=0.7V。

相比于LVTTL，LVCOMS電路的噪聲容限得到一定的改善。

另外，TLL電路是不能和LVTTL和LVCMOS直接相連的，兩者之間需要經(jīng)過電阻網(wǎng)絡(luò)匹配才可以。相同電源下LVTTL和LVCMOS電路導(dǎo)線是可以直接互連的，甚至不同電源之間也可以互相直連的，只是不能達(dá)到最佳的噪聲容限。不過為了防止電流過載的情況出現(xiàn)，推薦在做電路設(shè)計(jì)的時候，信號導(dǎo)線串聯(lián)個電阻什么的。

除了上述提到的電平標(biāo)準(zhǔn)之外常用的還有RS232（串口），RS422等電平標(biāo)準(zhǔn)，它們用正負(fù)電平表示邏輯“1”和“0”。還有工作在非飽和狀態(tài)（飽和狀態(tài)指只有導(dǎo)通和截止?fàn)顟B(tài)）的電平標(biāo)準(zhǔn)ECL，PECL等，這里也不展開說了。

多說一句，現(xiàn)在開源硬件很火，買個開發(fā)板，再買些周圍的小的設(shè)備板子，或者自己做一些小板子很隨意便可以搭起電路系統(tǒng)來，根本不用擔(dān)心各個芯片，器件之間是否存在電壓兼容的問題，就得益于LVTTL和LVCMOS這些電平標(biāo)準(zhǔn)的統(tǒng)一應(yīng)用。所以真應(yīng)該感謝前人的努力，使得我們可以像做軟件一樣做硬件。

以上無論TTL，LVTTL還是LVCOMS電平標(biāo)準(zhǔn)都是單端電壓標(biāo)準(zhǔn)。所謂單端電壓標(biāo)準(zhǔn)是指這些標(biāo)準(zhǔn)的輸出或者輸入電壓都是相對于電路公用的地平面來講的，在高速數(shù)字電路中，公用的地平面很容易傳播干擾和噪聲。

所以有沒有某種技術(shù)既可以隔離干擾噪聲，又能保持一定的噪聲容限，還能高速的傳輸信號？

這當(dāng)然難不倒聰明的攻（dan）城（shen）獅（gou），這時候差分傳輸技術(shù)出現(xiàn)了，區(qū)別于傳統(tǒng)的一根信號線一根地線（在PCB中就是公用地）的做法，差分傳輸在這兩根線上都傳輸信號，這兩個信號的振幅相等，相位相反，例如網(wǎng)線中的雙絞線就利用差分傳輸技術(shù)。一種比較常見的差分傳輸?shù)碾娖綐?biāo)準(zhǔn)叫LVDS（LowVoltageDifferentialSignal，用的也比較多，因?yàn)闆]有專利費(fèi)），如下圖：LVDS翻轉(zhuǎn)電壓只有350mv對應(yīng)比較小的噪聲容限，但是LVDS本身是不容易被干擾，如圖線圖中，差分信號分別在AB兩路上傳輸，雖然單獨(dú)看A和B都收到很大的干擾影響，但是他們差值A(chǔ)-B則受到的干擾影響小很多，這個過程叫共模干擾抑制（CommonModeRejection）。另外，較小的翻轉(zhuǎn)電壓能支持高速信號傳輸。我對題主所發(fā)的樹莓派的開發(fā)板不太了解，但是大體上，如果是連接內(nèi)存的差分線采用的應(yīng)該是LVDS標(biāo)準(zhǔn)，顯示方面如果支持的是普通RGB高清LCD屏幕，差分線采用的也應(yīng)該是LVDS標(biāo)準(zhǔn)（沒有專利費(fèi)），如果支持的是HDMI估計(jì)采用的是TMDS標(biāo)準(zhǔn)，具體這兩個標(biāo)準(zhǔn)有什么差別，感興趣的話可以查查資料什么的。

二、蛇形走線的作用。

蛇形走線是為了保證電路時序約束的正確。數(shù)字電路中高低電平相互翻轉(zhuǎn)的時候是需要時間的，為了保證在接受端電平能被正確的采樣，通常會預(yù)留一點(diǎn)時間給信號電平建立起來，同樣，正確的采樣也需要一點(diǎn)時間，就需要信號翻轉(zhuǎn)到某個電平后保持一段時間。這就是所謂的setuptime和holduptime。如上圖，左邊紅色的Ts是setuptime，右邊Th是holduptime。對于一個導(dǎo)線上傳輸信號來說了最大的時間延遲Tdelay=Tclk（工作時鐘）-Ts-Th。對于多個導(dǎo)線信號傳輸?shù)那闆r，如果他們之間的長度差距過長，信號在導(dǎo)線走的路線長短不一樣，造成的時延差大過Tdelay，則接收端就會接收錯誤。上面兩張圖是從TI某款DAC芯片手冊上截出來的，