集成電子學(xué)-2014課件第三章

第三章VLSI集成物理一、基本概念各種各樣的場效應(yīng)晶體管S/D與溝道區(qū)為同種類型的半導(dǎo)體柵為MS接觸常開器件，加?xùn)艍菏龟P(guān)斷存在IgS/D與溝道區(qū)為不同種類型的半導(dǎo)體柵為MOS接觸由柵壓感應(yīng)形成溝道Ig很小四端器件MOSFET各種各樣的場效應(yīng)晶體管S/D與溝道區(qū)為同種類型的半導(dǎo)體常開器件，加?xùn)艍菏龟P(guān)斷溝道由異質(zhì)結(jié)中的2DEG形成S/D與溝道區(qū)為同種類型的半導(dǎo)體常開器件，加?xùn)艍菏龟P(guān)斷長溝MOSFET的特點溝道長度L>>源空間電荷區(qū)＋漏空間電荷區(qū)溝道的寬度W>>柵下的空間電荷區(qū)寬度可以將長溝器件處理為一維問題可以忽略溝道四周的邊緣效應(yīng)MOSFET的能帶MOSFET的工作過程及I－V特性亞閾線性飽和VDSVGVG－VtVt00.511.522.510-1210-1010-810-610-410-2VGS(V)ID(A)VTLinearExponentialQuadraticI－V特性溝道中任一點的電流：緩變溝道近似：1DMOSFET模型的關(guān)鍵，只適合于長溝器件假設(shè)：橫向電場方向的變化<<縱向電場的變化2D泊松方程1D泊松方程結(jié)果：MOS電容中得到的Qs與表面勢的關(guān)系仍適用，只是需要考慮隨y的變化成立條件：溝道內(nèi)的絕大部分，除漏附近和夾斷區(qū)溝道中任一點的電流：關(guān)鍵問題求Qn的積分，不同的模型有不同的求法Pao－sah模型（Pao－sah積分），雙重積分，只有數(shù)值解，同時有漂移，擴散項，所有工作區(qū)有效薄層電荷模型chargesheetmodel，非解析，只是沒有雙重積分，沒有分區(qū)過渡自然解析模型

Variabledepletionchargemodelsquare－lawmodel

簡單的分區(qū)模型VDS<VG-VTVDS>VG-VT閾值電壓經(jīng)典強反型條件：非均勻摻雜亞閾特性亞閾斜率擴散電流襯偏效應(yīng)使耗盡區(qū)加寬溝長調(diào)制效應(yīng)CLM飽和后，夾斷區(qū)長度隨VDS繼續(xù)增加，使有效溝長Leff減小短溝效應(yīng)1、電荷共享現(xiàn)象原因電荷共享DIBL效應(yīng)源漏穿通反向短溝效應(yīng)短溝效應(yīng)2、穿通punchthrough現(xiàn)象原因柵壓失控體穿通2、DIBLDraininducedbarrierlowering現(xiàn)象原因窄溝效應(yīng)邊緣效應(yīng)二、集成電路版圖中的圖形匹配技術(shù)在半導(dǎo)體工藝技術(shù)中，一般是按最小特征尺寸來對設(shè)計技術(shù)進行劃分的。特征尺寸小于1微米——亞微米設(shè)計技術(shù)（SubMicrometer）特征尺寸小于0.5微米——深亞微米設(shè)計技術(shù)（DSM：DeepSubMicrometer）特征尺寸小于0.25微米——超深亞微米設(shè)計技術(shù)（VDSM：VeryDeepSubMicrometer）。集成電路中器件的不匹配是指在理論上設(shè)計與實際工藝加工結(jié)果不一致的現(xiàn)象。版圖設(shè)計時需要圖形匹配的原因：數(shù)字電路——優(yōu)化版圖布局和提高芯片集成度模擬電路——優(yōu)化電路特性，提高設(shè)計精度隨著半導(dǎo)體技術(shù)不斷發(fā)展，加工尺寸不斷縮小，工藝參數(shù)的分布導(dǎo)致的器件結(jié)構(gòu)參數(shù)和電學(xué)參數(shù)的分布，直接引起了器件不匹配以及成品率的降低在版圖設(shè)計中，需要進行匹配的主要有以下幾種敏感器件。電流鏡（包括MOS管和電阻）用于分壓的電阻（AD/DA）用于電流比例設(shè)定的電阻差分對管電壓/電流基準(zhǔn)源用于運放加/減比例的電阻為需要匹配的器件創(chuàng)造相同的光刻環(huán)境，就稱之為匹配。匹配可以分為以下三種：1）橫向匹配2）縱向匹配3）中心匹配。1器件要相互靠近擺放將器件靠近擺放，這是使器件匹配的一個基本要求。2使器件擺放在同一個方向在工藝生產(chǎn)過程中，刻蝕速度經(jīng)常會在一個方向上比另一個方向刻蝕得快，因此，如果器件擺放方向不一致，可能會出現(xiàn)理論上寬長比應(yīng)該一致的的A管和B管實際上寬長比差別很大的情況，因此應(yīng)該保持器件擺放方向一致。3器件要保持同一個大小當(dāng)晶體管的長度和寬度不同時，其匹配性是很差的，因此在版圖設(shè)計中應(yīng)避免使用不同長度和寬度的晶體管來進行匹配。4選擇合適的中間值當(dāng)根部件以多個電阻的匹配為例，所謂根部件，就是我們可以選取一個適當(dāng)阻值（寬度和長度）的電阻，其他的電阻都可以用這個電阻來設(shè)計，我們選取的這個電阻就可以稱為根部件。同樣以電阻為例，如果所有電阻尺寸一樣，形狀一樣，方向一樣而且都相互靠近，那么我們就可以得到一個很好的匹配。如果這個電阻過刻蝕，那么所有其他電阻也都同樣程度地過刻蝕，所以這些電阻仍然互相匹配。靈活運用器件的并聯(lián)、串聯(lián)特性，選取一個適當(dāng)?shù)闹虚g值來作為根部件的尺寸。合適不合適5交叉法（InterdigitatingDevices）對于任何部件，只要有兩個或兩個以上，就可以交叉排列來進一步優(yōu)化其匹配度。對于交叉排列的器件，布線上我們一般采取蛇形線上下行走的方式來對匹配性進行優(yōu)化。

6添加DUMMY器件在版圖設(shè)計中內(nèi)部和邊緣處部件所處的環(huán)境并不一致——邊緣處的部件相對來說是暴露在外面的。當(dāng)對這些部件進行刻蝕的時候，邊上的部件可能會被刻蝕得多一些，從而使它們和中間的部件在尺寸上有所不同?？梢栽诓考膬蛇吿砑覦UMMY器件，來確保邊緣部件的精度。根據(jù)實際情況將這些器件的各端都短接到電源或地或懸空，使其處于對電路無影響的狀態(tài)。當(dāng)要求某些器件的匹配精度非常高的時候，也可以在這些器件的周圍都添加上DUMMY器件，形成一個密封的環(huán)形將該器件包圍起來。這樣就可以防止芯片四周的過度刻蝕而保證器件周邊環(huán)境的一致性。這種方法的缺點是會占用很大的面積，應(yīng)根據(jù)項目的實際需求來取舍。7共心對稱法把器件圍繞一個公共的中心點放置稱為共心布置，或器件在一條直線上對稱放置共心技術(shù)。該技術(shù)可有效減少在集成電路中存在的熱梯度或工藝的線性梯度的影響。對于兩個器件——“四方交叉法”，即把每一個需要匹配的器件都拆分為相同的兩個，然后將得到的四個器件以中心對稱的方式放置在對角線的四角上?！罘謱﹄娐分写罅渴褂?。為實現(xiàn)差分對電路良好匹配，在采用共心對稱法進行版圖設(shè)計時，將M1和M2均拆分為2個寬長比為4u/2u的MOS管，并將它們交叉對稱放置。采用拆分單個匹配器件再交叉對稱放置的設(shè)計方法，可以使工藝誤差被各個器件分?jǐn)偅瑴p小差分對的輸入失調(diào)。圖中還在外圍加了一圈保護環(huán)來隔離耦合噪聲對差分對的影響。8匹配信號路徑由于信號線的長度、寬度以及寄生參數(shù)等都會對匹配的性能造成影響，因此，要獲得良好的匹配效果，僅僅匹配器件是不夠的，還要讓信號線也能夠高度匹配。以差分邏輯為例，對信號線進行匹配的關(guān)鍵就是要匹配路徑的長度和連線導(dǎo)線。具體的做法就是使連接匹配器件的信號線長度基本保持一致且對稱放置。在上圖中，M1和M2的柵、源、漏端的連接都是基本對稱且連接長度基本一致的。此外，對于需要匹配的器件，應(yīng)避免在金屬走線在其上方跨過。需要精確匹配的器件之間的間隙也不能用來布線。這樣才能夠最大程度地減小芯片中噪音和耦合效應(yīng)的影響。9盡量采用大尺寸的器件在相同的工藝偏差下，大尺寸器件的誤差百分比可以遠(yuǎn)小于小尺寸器件的誤差百分比。對器件精度的要求比較高時，選擇適當(dāng)?shù)拇蟪叽缙骷皇橐环N方便而又有效的方法。但如果尺寸太大，有可能會增大芯片中的一些寄生效應(yīng)的影響。三、布局布線與寄生器件

集成電路上有許多平行的導(dǎo)體，它們上下層相互重疊或者并排排列。只要在相鄰的地方或在襯底中有注入雜質(zhì)，就會有寄生參數(shù)產(chǎn)生。主要的寄生參數(shù)包括寄生電容、寄生電阻和寄生電感這三種。寄生器件會降低電路的速度，改變頻率的響應(yīng)或者是產(chǎn)生一些不可預(yù)知的影響。

各層的布線寬度、線條數(shù)目等均不相同。從低層到高層，線寬、線間距逐漸增加。相應(yīng)地，連線也由局部短線變?yōu)槿珠L線。在最低的一、二層，布線主要是短線，其RC延時影響不大，因此可以采用緊湊布局方式，使封裝密度最大。在最上層，布線主要為全局長線，往往是可決定系統(tǒng)性能的關(guān)鍵線網(wǎng)，因此需要采用寬松的布局方式，以增加線間距、減小關(guān)鍵線網(wǎng)上的時延與串?dāng)_。此外，頂層金屬線一般最厚，有利于布置低偏差的時鐘線、低損耗的電源總線和傳送速度快的數(shù)據(jù)線。片上互連的關(guān)鍵線網(wǎng)包括信號線、時鐘線、電源線與地線。合理布線優(yōu)化，可以消除布線擁擠、優(yōu)化時延、減小耦合效應(yīng)、消除串?dāng)_、保證信號完整性，提高互連系統(tǒng)性能。.1信號線布線信號線作為片上互連傳輸信號的主要路徑，遵循如下的布線特點：（a）盡量縮短平行走線的長度以降低串?dāng)_的影響。（b）相鄰層間的信號線設(shè)計成X走向與Y走向，通過互相垂直正交分布，增加自電容，減小互電容，降低耦合電容，來避免平行走線帶來的巨大串?dāng)_。Example:Intel0.25micronProcess5metallayersTi/Al-Cu/Ti/TiNPolysilicondielectric（c）交指狀結(jié)構(gòu)布線，以體積換性能。盡管空間是芯片設(shè)計的一個重要限制因素，但如果能以很少的空間犧牲來得到較大的性能提高，也是很可取的。下圖給出了該結(jié)構(gòu)的具體應(yīng)用。如將10um的時鐘信號線用兩條5um的信號線代替，兩條3um的地線用三條2um的地線代替。這種方法不僅不增加電阻，而且能使總電容減少27%，總電感減少43%，面積僅增加11%。在整個布圖流程中，時鐘布線位于布局之后而一般信號網(wǎng)布線之前。由于時鐘線網(wǎng)在整個超大規(guī)模集成電路設(shè)計中的重要性，時鐘布線往往被授予最高的優(yōu)先權(quán)。時鐘布線的主要目標(biāo)是盡量減少時鐘偏差，對連線總長度及延時進行優(yōu)化。2、時鐘線布線（a）時鐘子樹的拓?fù)渖?，將給定的時鐘端點按照一定的方式生成一棵樹狀的拓?fù)浣Y(jié)構(gòu)，使時鐘偏差和布線總長最小化。（b）時鐘樹的實體嵌入，該過程確定時鐘線網(wǎng)的具體布線。時鐘線網(wǎng)布線時，要優(yōu)化連線長度，且保證延遲平衡。（c）采取緩沖器插入優(yōu)化策略。緩沖器對負(fù)載電容具有去耦合效應(yīng)，適量地在時鐘線網(wǎng)中插入一些緩沖器，可有效地改善連線延遲。（d）變線寬優(yōu)化策略。通過選擇合適的連線尺寸對互連線進行優(yōu)化，減少互連線的連線時延，增加時鐘網(wǎng)絡(luò)的可靠性，降低偏差敏感度。3電源/地網(wǎng)絡(luò)布線進入納米級階段，隨著特征尺寸的縮小與IP的大量應(yīng)用，設(shè)計的集成度大大提高，增加了設(shè)計的功耗密度。同時，芯片核心電壓的降低，如65nmCMOS工藝的供電電壓已經(jīng)低至0.75V，電源的抗干擾能力不斷減弱。這些問題導(dǎo)致電源/地網(wǎng)絡(luò)設(shè)計的難度大大增加，設(shè)計中所需要考慮的因素也隨之復(fù)雜：（a）電路可靠性問題，必須滿足最大電壓降約束和金屬電遷移約束。過大的電壓降會導(dǎo)致邏輯錯誤或降低開關(guān)速度，過大的金屬電遷移則可能導(dǎo)致電源/地網(wǎng)絡(luò)過早失效。（b）布線面積優(yōu)化問題，為滿足最大電壓降和金屬電遷移約束，一般采用加寬電源線和地線的方法。但布線資源會很寶貴，直接影響集成度，因此必須對電源/地線網(wǎng)絡(luò)的面積進行優(yōu)化。（c）均勻供電問題，盡可能地避免某些區(qū)域電流過度集中，局部過熱的現(xiàn)象。1、寄生電容下圖是四條metal2跨在在兩條metal1的上一層時的情況。圖中的每兩條金屬線之間都存在著平板電容。四條metal2的每一條與下一層metal1，metal1與襯底之間也各有一個電容存在。從上到下還有許多邊緣電容。當(dāng)電路對電容的影響不敏感時，這些電容不用過多考慮。但當(dāng)電路頻率很高，電路速度很高的時候，這些電容就會成為降低電路速度，影響頻率的重要因素。寄生電容＝金屬線寬×金屬長度×單位面積電容單位面積電容用平板電容加以近似.平板電容與邊緣電容在實際應(yīng)用中，為了在減小工藝尺寸時使導(dǎo)線的電阻最小，要求保持導(dǎo)線的截面（W×H）盡可能的大；同時，為具有較少的面積開銷，采用較小的W值來得到較密集的布線。這使得W/H的比例一直隨工藝縮小在穩(wěn)步下降，進入納米級工藝，W/H比值已經(jīng)降到1以下。此時在導(dǎo)線側(cè)面與襯底之間的電容（即邊緣電容）成為了總電容的不可或缺的一部分。平板電容由寬度為W的互連線與地平面之間的垂直電場決定，邊緣電容用直徑等于互連線厚度H的圓柱形互連線模擬，得到如下的近似公式對于多層互聯(lián)，互連結(jié)構(gòu)中導(dǎo)線間的電容已成為主要因素，對于在較高互連層中的導(dǎo)線來說，這一效應(yīng)尤為明顯，因為這些導(dǎo)線離襯底更遠(yuǎn)?；ミB總電容為為減少模型復(fù)雜度，有效提取互連電容參數(shù)，采用了如圖的模型模擬多層互連線結(jié)構(gòu)。其中，與頂端和底部電容器相對應(yīng)的平行板代表了所有垂直分布的導(dǎo)線，典型情況下認(rèn)為這兩個平行板都作接地處理W、T、D分別為金屬線寬度、厚度和離地平面距離，S為線間距，ε表示層間介質(zhì)的介電常數(shù)低K介質(zhì)材料互連阻容遲滯（RCdelay）引起的信號傳播延遲、線間干擾及功率耗散成為集成電路工藝技術(shù)發(fā)展不可回避的課題，具有較低介電常數(shù)的絕緣材料越來越受到青睞Permittivity減小寄生電容，方法主要有以下幾種：

1、縮短導(dǎo)線長度

2、選擇高層金屬走線，在寄生電容中起主要作用的電容通常是導(dǎo)線和襯底之間的電容。

3、走線繞開電路模塊和敏感節(jié)點2、寄生電阻每一條導(dǎo)線上都伴隨著寄生電阻。線電阻R在相當(dāng)大的頻域范圍內(nèi)<10GHZ）,由于趨膚效應(yīng)不顯著可以近似等于其直流值在給定的工藝條件下，互連線厚度是一個常數(shù)，所以公式可以重新寫成，為材料的薄層電阻，單位為Ω/

即：寄生電阻＝（金屬長度/金屬寬度）×方塊電阻版圖設(shè)計中經(jīng)常采用的減少寄生電阻的方法有：

1、增加金屬線的寬度，減小金屬線的長度

2、多層金屬并聯(lián)走線從下表中可以看出，對于長互連金屬是優(yōu)先考慮的材料，而局部互連則傾向于選擇多晶作為互連材料。盡管擴散層（N+、P+）的薄層電阻與多晶相當(dāng)，但由于其電容大從而與其相關(guān)的RC延遲大，因此還是應(yīng)當(dāng)盡量避免采用擴散導(dǎo)線。銅互連工藝由IBM公司于1985年率先研制成功，并在申請這項技術(shù)專利時將它取名為Damascene銅取代鋁作為導(dǎo)線最主要的好處在于電阻值的減小，其次，銅互連可以提高系統(tǒng)的可靠性Electromigration3、寄生電感隨著Cu互聯(lián)及低K技術(shù)發(fā)展，連線電阻及寄生電容下降，但同時輸入時鐘頻率增大且信號上升時間變短，電信號中包含的高頻分量越來越多。這些原因使得電感在芯片上開始顯現(xiàn)它重要的作用。寄生電感對互連電路產(chǎn)生包括振蕩和過沖效應(yīng)、信號反射、線間耦合及開關(guān)噪聲等一系列影響。如果互連線長度l滿足下述參考判據(jù)，則需要考慮電感的影響其中R、L、C分別為單位長度的電阻、自電感和對地電容，tr是驅(qū)動互連線的CMOS電路輸入端的信號上升時間?；ミB線的自感L和互感M的表達(dá)式其中W是互連線的寬度，T是互連線的厚度，S是互連線間距，H是互連線與地平面的距離，互連線長度是l。真空磁導(dǎo)率u為4π*10^-7H/m。四、天線效應(yīng)

1、天線效應(yīng)（ProcessAntennaEffect，PAE），又稱之為“等離子導(dǎo)致柵氧損傷（plasmainducedgateoxidedamage，PID）”。在離子刻蝕等工藝加工過程中，芯片表面會有很多暴露的導(dǎo)體（如金屬線或多晶硅）等會收集附近的游離電荷，導(dǎo)致其電位升高。如果有MOS管的柵端與這片導(dǎo)線相連，柵端上的薄氧化層就有可能被導(dǎo)體上積聚的高電壓擊穿，使電路失效。由于導(dǎo)體收集游離電荷的行為類似于現(xiàn)實中天線收集信號的行為，因此這種現(xiàn)象也被稱為“天線效應(yīng)”。隨著工藝技術(shù)的發(fā)展，柵的尺寸越來越小，金屬的層數(shù)越來越多，發(fā)生天線效應(yīng)的可能性就越大在還未形成metal2的時候，AB段metal1上積累的電荷由器件1中的NMOS管的柵極和地之間通路泄放到地，會對NMOS管的柵氧化層造成損害；而器件2的NMOS管的有源區(qū)和地之間形成泄放通路，CD段metal1上積累的電荷泄放不會對柵氧化層造成損害。工藝上完成metal2以后，兩個器件中所有MOS管的柵氧化層都不會受到損害。2、天線效應(yīng)的消除對天線效應(yīng)產(chǎn)生機理的分析，可以得到能夠有效消除天線效應(yīng)的方法：減少暴露的導(dǎo)體面積；在發(fā)生天線效應(yīng)的走線上添加其它的電荷泄放回路。一般在集成電路的版圖設(shè)計中，消除天線效應(yīng)的方法有下面三種：

A、增大器件柵極面積，增強柵極對泄放電流的承受能力，減小天線效應(yīng)的影響。缺點是影響器件性能和增大芯片面積。B、跳線法跳線法就是將存在天線效應(yīng)的金屬層斷開，通過通孔連接到其它的金屬層，最后再回到之前的金屬層。這種方法還可以分為向上跳線法和向下跳線法，如圖（c）和（d）所示，其中，向上跳線法更為常用。跳線法對消除天線效應(yīng)十分有效。缺點是這種方法為了采用不同的金屬層，在芯片上增加了通孔，由于通孔電阻的存在，該通路上的電阻也大大增加，有可能會對芯片的性能造成直接的影響。3、添加泄放回路具有天線效應(yīng)的通路都會直接和MOS管的柵極相連。如果在靠近這個MOS管柵極的位置添加一個連接該通路和地的反偏二極管，就可以在二極管處形成一個電荷泄放回路，從而使MOS管的柵免受通路上積累的電荷損害，這就是添加泄放回路以消除天線效應(yīng)的原理。如圖（b）所示。五、互連延遲互連延遲已經(jīng)成為確定納米級CMOS工藝下的VLSI電路性能和可靠性的關(guān)鍵因素。1、TheLumpedRC-Model——Elmore延時模型

在深亞微米工藝之前，互連線的寄生電感效應(yīng)還不明顯，互連線通常等效為分布式的RC樹來處理。Elmore模型是廣泛使用估算RC樹延時的互連模型，由Elmore于1948年提出。在Elmore延時模型中，將非負(fù)的沖擊響應(yīng)h(t)作為一個概率分布函數(shù)，Elmore延時DT定義為t在該分布函數(shù)上的均值其中h(t)要求滿足如下條件：對于互連線上某個節(jié)點的延時，將其沖擊響應(yīng)h(t)進行拉普拉斯變換，并且展開為如下的級數(shù)形式：可以發(fā)現(xiàn)Elmore延時等于H(s)的一階項系數(shù)，即：因此，對于一般的RC樹，可以采用如式所示面向電阻的方法來給出其任意節(jié)點的Elmore延時的解析表達(dá)式：式中定義為Rik共享路徑電阻，它代表了從根節(jié)點s至節(jié)點k和節(jié)點i這兩個路徑共享的電阻：如圖所示的樹結(jié)構(gòu)的RC網(wǎng)絡(luò)，其節(jié)點i的Elmore延時表達(dá)式：RCChain71WireModelAssume:WiremodeledbyNequal-lengthsegmentsForlargevaluesofN:Step-responseofRCwireasafunctionoftimeandspace2、

傳輸線模型隨電路的開關(guān)速度不斷提升及銅互連的應(yīng)用，信號的上升與下降時間變得可與信號波形“飛躍”導(dǎo)線的時間（由電磁波速度決定）相比擬，導(dǎo)線電感開始支配延時特性，此時必須考慮傳輸線效應(yīng)。麥克斯維方程的解除時間變量外還包含了三個空間變量，然而分布電路方法除時間變量外僅包含了一個空間變量。在均勻分布電路理論的基礎(chǔ)上，具有常數(shù)參量R、L、G和C的常規(guī)雙導(dǎo)傳輸線，其電路簡圖根據(jù)克希霍夫電壓定律，圍繞中間回路電壓降的累加為整理得根據(jù)克?；舴螂娏鞫?，在圖中B點的電流累加可表示為整理得最后的電壓和電流形式的傳輸線方程為1無損傳輸線2有損傳輸線所有這些傳輸線方程都適用于一般瞬態(tài)解。傳輸線上的電壓和電流是位置z和時間t的函數(shù)。其中，為傳輸線的特征阻抗，Rtr

為信號源內(nèi)阻；tf是信號飛躍導(dǎo)線時間（Timeofflight）;CL

是導(dǎo)線的容性負(fù)載對于互連電阻占支配的互連線，其互連時延可以用RC模型表示若互連線是互連電感占主導(dǎo)地位，互連時延采用RLC模型，其表達(dá)式為：不論是RC傳輸線，還是RLC傳輸線，其互連時延主要由以下兩個部分組成1）信號到達(dá)終端負(fù)載的時間；2）容性負(fù)載充電時間。時延優(yōu)化技術(shù)1插入緩沖器技術(shù)插入中繼緩沖器是減少長導(dǎo)線傳播延時最常用的設(shè)計方法，一般由級聯(lián)的反相器構(gòu)成。插入緩沖器能夠恢復(fù)電位，阻止互連線上電容的累加效應(yīng)，使延遲與互連長度成線性關(guān)系降低延遲。它邏輯上不負(fù)擔(dān)任何功能，主要用于增強長連線的驅(qū)動能力與減少線上時延。線長為L的二端連線，從源到漏的時延可以表示為互連延時隨線長而迅速上升?；ミB時延是線長L的二次函數(shù)。當(dāng)電路規(guī)模增大時，連線長度逐漸增加，互連延時隨線長而迅速上升。假設(shè)每隔距離l插入一個緩沖器，如圖所示，則共要插入n=L/l個緩沖器，此時從源到漏的時延可以表示為式中，tS是源到第一個緩沖器時延，tD是最后一個緩沖器到漏的時延。t是兩個緩沖器之間的時延。對于插入的緩沖器，可以等效為輸出電阻R與本征電容C形式，其中，Rd與Cd分別表示最小尺寸緩沖器的輸出電阻與本征電容，s是尺寸系數(shù)。盡管緩沖器能夠改善互連時延，但其本身具有一定的延遲

(Tbuff=RC)，過多的插入緩沖器可能反而會導(dǎo)致互連延時的增加。因此必須對插入緩沖器數(shù)目進行合理優(yōu)化。對于插入n個緩沖器的互連線，其時延可以表述如下設(shè)

和，求得n，s和tp,min：在65nmCMOS工藝下，推導(dǎo)出一條長10cm，寬1um的Cu-1全局互連線的傳播延時為9.45ns。利用上面提到的插入緩沖器技術(shù)，將該導(dǎo)線分成26段可使它的延時最小，其結(jié)果是總延時為1.76ns，大大改善了互連性能。表明插入緩沖器能夠使一條導(dǎo)線的延時與長度的關(guān)系改變?yōu)榫€性?；ミB線越長，插入優(yōu)化效果越明顯。對于一個給定的工藝和給定的互連層，存在緩沖器之間導(dǎo)線段的最優(yōu)長度。這一臨界長度由下列表達(dá)式給出插入緩沖器來減少導(dǎo)線延時只有在導(dǎo)線長度至少為臨界長度的兩倍時才有意義。2互連線寬優(yōu)化技術(shù)縱向雙極晶體管截面圖六、小尺寸CMOS器件閂鎖效應(yīng)（Latch

up）

A、雙極晶體管之間的隔離橫向PNP晶體管截面圖縱向NPN晶體管截面圖為了在CMOS應(yīng)用中,能同時將p溝道與n溝道MOSFET制作在同一片芯片上,需要將兩管隔離.采用一額外的摻雜及擴散步驟在襯底中形成阱并施以反偏電壓可起到隔離作用.

阱中的摻雜種類與周圍襯底不同.阱的典型種類有p阱、n阱以及雙阱.B、MOS晶體管之間的隔離CMOS電路p阱工藝

實現(xiàn)CMOS電路的工藝技術(shù)有多種。CMOS是在PMOS工藝技術(shù)基礎(chǔ)上于1963年發(fā)展起來的，因此采用在n型襯底上的p阱制備NMOS器件是很自然的選擇。由于氧化層中正電荷的作用以及負(fù)的金屬(鋁)柵與襯底的功函數(shù)差，使得在沒有溝道離子注入技術(shù)的條件下，制備低閾值電壓(絕對值)的PMOS器件和增強型NMOS器件相當(dāng)困難。于是，采用輕摻雜的n型襯底制備PMOS器件，采用較高摻雜濃度擴散的p阱做NMOS器件，在當(dāng)時成為最佳的工藝組合。

考慮到空穴的遷移率比電子遷移率要低近2倍多，且遷移率的數(shù)值是摻雜濃度的函數(shù)(輕摻雜襯底的載流子遷移率較高)。因此，采用p阱工藝有利于CMOS電路中兩種類型器件的性能匹配，而尺寸差別較小。p阱CMOS經(jīng)過多年的發(fā)展，已成為成熟的主要的CMOS工藝。與NMOS工藝技術(shù)一樣，它采用了硅柵、等平面和全離子注入技術(shù)。n阱CMOS工藝

采用p型襯底材料制備NMOS器件，采用離子注入形成的n阱制備PMOS器件，采用溝道離子注入調(diào)整兩種溝遭器件的閾值電壓。

n阱CMOS工藝與p阱CMOS工藝相比有許多明顯的優(yōu)點?？梢灾苯永靡呀?jīng)高度發(fā)展的NMOS工藝技術(shù)；其次是制備在輕摻雜襯底上的NMOS的性能得到了最佳化--保持了高的電子遷移率，低的體效應(yīng)系數(shù)，低的n+結(jié)的寄生電容，降低了漏結(jié)勢壘區(qū)的電場強度，從而降低了電子碰撞電離所產(chǎn)生的電流等。這個優(yōu)點對動態(tài)CMOS電路，如時鐘CMOS電路，多米諾電路等的性能改進尤其明顯。這是因為在這些動態(tài)電路中僅采用很少數(shù)目的PMOS器件，大多數(shù)器件是NMOS型。由于電子遷移率較高，因而n阱的寄生電阻較低；碰撞電離的主要來源—電子碰撞電離所產(chǎn)生的襯底電流，在n阱CMOS中通過較低寄生電阻的襯底流走。而在p阱CMOS中通過p阱較高的橫向電阻泄放，故產(chǎn)生的寄生襯底電壓在n阱CMOS中比p阱要小。在n阱CMOS中寄生的縱向雙極型晶體管是PNP型，其發(fā)射極電流增益較低，n阱CMOS結(jié)構(gòu)閂鎖效應(yīng)的幾率較p阱為低。由于n阱CMOS的結(jié)構(gòu)的工藝步驟較p阱CMOS簡化，也有利于提高集成密度．

下圖為使用p阱技術(shù)制作的CMOS反相器的剖面圖.在此圖中,p溝道與n溝道MOSFET分別制作于n型硅襯底以及p阱之中.n阱與p阱CMOS倒相器結(jié)構(gòu)Q1是雙發(fā)射極縱向PNP晶體管，發(fā)射區(qū)由PMOS管的源漏構(gòu)成，基區(qū)由N阱構(gòu)成，集電區(qū)由P襯底構(gòu)成?；鶚O和集電極的電流增益β1可以達(dá)到幾百。Q2是雙發(fā)射極橫向NPN晶體管，發(fā)射區(qū)由NMOS管源漏構(gòu)成，基區(qū)由P襯底構(gòu)成，集電區(qū)由N阱構(gòu)成?；鶚O和集電極的電流增益β2從0.1到10倍變化。Rwell是N阱寄生電阻，阻值一般是1k?到20k?。襯底電阻Rsub在很大程度上決定于襯底結(jié)構(gòu)，以上四個器件構(gòu)成可控硅整流器（SCR）電路。

寄生的pnpn雙端器件是由一橫向的pnp及一縱向的npn雙極型晶體管所組成.p溝道MOSFET的源極、n型襯底及p阱分別為橫向pnp雙極型晶體管的發(fā)射極、基極及集電極n溝道MOSFET的源極、p阱及n型襯底分別為縱向npn雙極型晶體管的發(fā)射極、基極及集電極,其寄生部分的等效電路如圖所示RS及RW分別為襯底及阱中的串聯(lián)電阻.每一晶體管的基極由另一晶體管的集電極所驅(qū)動,并形成一正反饋回路,其結(jié)構(gòu)實際上就是一個雙端pnpn結(jié)結(jié)構(gòu).若再加上控制柵極,就組成了門極觸發(fā)的晶閘管(又稱可控硅器件).

G控制極K陰極陽極

AP1P2N1N2四層半導(dǎo)體三個

PN

結(jié)晶閘管的結(jié)構(gòu)晶閘管是具有三個PN結(jié)的四層結(jié)構(gòu),如圖。C、晶閘管間的工作原理P1P2N1N2K

GA晶閘管相當(dāng)于PNP和NPN型兩個晶體管的組合KAT2T1+_P2N1N2IGIAP1N1P2IKGP1P2N1N2N1P2AGKT1T2A

在極短時間內(nèi)使兩個三極管均飽和導(dǎo)通，此過程稱觸發(fā)導(dǎo)通。形成正反饋過程KGEA>0、EG>0EGEA+_R晶閘管導(dǎo)通后，去掉EG

，依靠正反饋，仍可維持導(dǎo)通狀態(tài)。GEA>0、EG>0KEA+_RT1T2EGA形成正反饋過程晶閘管導(dǎo)通的條件晶閘管正常導(dǎo)通的條件：

1）晶閘管陽極和陰極之間施加正向陽極電壓，UAK>02）晶閘管門極和陰極之間必須施加適當(dāng)?shù)恼蛎}沖電壓和電流，UGK>0晶閘管導(dǎo)通后，控制極便失去作用。依靠正反饋，晶閘管仍可維持導(dǎo)通狀態(tài)。晶閘管關(guān)斷的條件晶閘管的關(guān)斷只需將流過晶閘管的電流減小到其維持電流以下，可采用：陽極電壓反向減小陽極電壓增大回路阻抗

.維持晶閘管導(dǎo)通的條件：保持流過晶閘管的陽極電流在其維持電流以上正向特性反向特性URRMUFRMIG2>IG1>IG0

UBRIFUBO正向轉(zhuǎn)折電壓IHoUIIG0IG1IG2+_+_反向轉(zhuǎn)折電壓正向平均電流維持電流U伏安特性（靜特性）正向特性IG=0時，器件兩端施加正向電壓，只有很小的正向漏電流，正向阻斷狀態(tài)。正向電壓超過正向轉(zhuǎn)折電壓Ubo，則漏電流急劇增大，器件開通。隨著門極電流幅值的增大，正向轉(zhuǎn)折電壓降低。晶閘管本身的壓降很小，在1V左右。晶閘管的伏安特性(IG2>IG1>IG)晶閘管的伏安特性2)反向特性施加反向電壓時，伏安特性類似二極管的反向特性。反向阻斷狀態(tài)時，只有極小的反相漏電流流過。當(dāng)反向電壓達(dá)到反向擊穿電壓后，可能導(dǎo)致晶閘管發(fā)熱損壞。在CMOS電路中，由于寄生的PNP和NPN

形成正反饋可控硅整流器（SCR）。有可能會在電源VDD和地線GND之間產(chǎn)生一低阻抗通路，形成較大電流燒毀芯片

.一是當(dāng)電壓達(dá)到轉(zhuǎn)折電壓UBO時,器件會經(jīng)過負(fù)阻區(qū)由阻斷狀態(tài)進入導(dǎo)通狀態(tài).這種狀態(tài)的轉(zhuǎn)換,可以由電壓觸發(fā)(Ig=0),也可以由門極電流觸發(fā)(Ig≠0).實際電路工作時,閂鎖主要歸因于后者.由圖可見,門極觸發(fā)可以大大降低正向轉(zhuǎn)折電壓.電路進入正向?qū)ê?只要電路中的電流大于維持電流IH,器件將一直處于正向?qū)顟B(tài).一旦電流小于IH,器件將按原路恢復(fù)到正向截止?fàn)顟B(tài).D、CMOS器件閂鎖效應(yīng)

）電壓觸發(fā)是在較大的電源電壓偏置下,雙端pnpn結(jié)機構(gòu)中的第二個被反偏的pn結(jié)發(fā)生初始雪崩倍增并繼而由載流子運動的再生反饋效應(yīng)而形成閂鎖的.可以證明,電壓觸發(fā)形成閂鎖的條件是兩個管子的共基電流增益之和大于等于1(α1+α2≥1.它是由晶體管共基電流增益α隨電流變化而變化所造成的,該觸發(fā)過程需要一定的時間.門極電流觸發(fā)則采用了輔助手段可以使器件不必借助初始雪崩倍增而直接產(chǎn)生再生反饋效應(yīng)形成閂鎖,該觸發(fā)過程時間極短。.在正常工作時,電路的電流由外電路和器件共同決定,類似于普通pn結(jié).可以從宏觀角度直觀地來了解CMOS電路閂鎖效應(yīng)發(fā)生的物理過程.在通常條件下,VDD與VSS之間有一個反偏的阱—襯底pn結(jié)隔離,只有很小的二極管漏電流在其間流過.但當(dāng)CMOS集成電路接通電源后,在一定的外界因素觸發(fā)下(如大的電源脈沖干擾或輸入脈沖干擾,特別是在輻射條件下),VDD與VSS之間會產(chǎn)生一個橫向電流IRS,,從而使p溝MOSFET源區(qū)p+周圍的n型襯底電位低于p+源區(qū)。當(dāng)這個電位差達(dá)到一定程度時(>0.7V,相當(dāng)于對pnp管注入基極電流),橫向pnp晶體管會導(dǎo)通而進入放大區(qū).同樣,p阱內(nèi)的橫向電流IRW產(chǎn)生的壓差會使寄生的縱向npn晶體管也導(dǎo)通而進入放大區(qū)(相當(dāng)于對npn管注入基極電流),這樣就形成了一個正反饋的閉合回路此時即使外界的觸發(fā)因素消失,在VDD與VSS之間也會有電流流動,這就是在外界觸發(fā)下閂鎖效應(yīng)形成的過程.由上述分析可知,CMOS電路中的寄生雙端pnpn器件,相當(dāng)于一個由噪聲引起的兼有電壓觸發(fā)和門極電流觸發(fā)的可控硅器件.串聯(lián)電阻RS及RW越大越容易引起閂鎖.

下面給出門極電流觸發(fā)閂鎖的條件.假設(shè)pnp管的共射電流增益為β1,npn管的共射電流增益為β2.根據(jù)射、集、基極的電流關(guān)系有所以式中IRS

、IRW較小,所以有

IC2≈β1β2Ig若β1β2>1,則Ig的反饋量IC2>Ig.這樣,兩個寄生管同時工作,形成正反饋回路,加深了可控硅導(dǎo)通,一股大電流將由電源供應(yīng)處(VDD)流向接地端,導(dǎo)致一般正常電路工作中斷,甚至?xí)捎诟唠娏魃岬膯栴}而損壞芯片本身由此可見,產(chǎn)生閂鎖的基本條件有三個:(1)外界因素使兩個寄生晶體管的EB結(jié)處于正向偏置;(2)兩個寄生三極管的電流增益的乘積大于1;(3)電源所提供的最大電流大于寄生可控硅導(dǎo)通所需的維持電流。減少串聯(lián)電阻RS及RW,降低寄生三極管的電流增益可有效地提高抗閂鎖能力.必須從版圖設(shè)計、工藝等方面采取各種措施以消除閂鎖的發(fā)生.版圖級抗閂鎖措施(1)加粗電源線和地線,合理布局電源接觸孔,減小橫向電流密度和串聯(lián)電阻.采用接襯底的環(huán)形VDD電源線,并盡可能將襯底背面接VDD.增加電源VDD和VSS接觸孔,并加大接觸面積.對每一個接VDD的孔都要在相鄰的阱中配以對應(yīng)的VSS接觸孔,以便增加并行的電流通路.盡量使VDD和VSS的接觸孔的長邊相互平行.接VDD的孔盡可能安排得離阱遠(yuǎn)些.接VSS的孔盡可能安排在p阱的所有邊上.E、抗閂鎖效應(yīng)措施(2)晶體管的電流增益的表達(dá)式為[5]上兩式中,Wb為基區(qū)寬度,L為擴散長度,D為擴散系數(shù),τ為載流子壽命.增大基區(qū)寬度可以有效地降低電流增益。盡可能使p阱和PMOS管的p+區(qū)離得遠(yuǎn)一些.例如,輸出級的NMOS、PMOS放在壓焊塊兩側(cè),可大大減小pnp的電流增益.(3)采用保護環(huán).如圖所示是采用保護環(huán)的反相器剖面圖.保護環(huán)降低了RS及RW,增加了pnp管的基區(qū)寬度,從而使pnp的電流增益下降.工藝級抗閂鎖措施可知,降低少數(shù)載流子的壽命可以減少寄生雙極型晶體管的電流增益,一般使用金摻雜或中子輻射技術(shù),但此方法不易控制且也會導(dǎo)致漏電流的增加深阱結(jié)構(gòu)中,縱向寄生晶體管的基區(qū)寬度較大,可以降低它的電流增益。高能量離子注入以形成倒轉(zhuǎn)阱,可以提升基極雜質(zhì)濃度,由式可知能降低縱向雙極型晶體管的電流增益.在倒轉(zhuǎn)阱結(jié)構(gòu)中,阱摻雜濃度的峰值位于遠(yuǎn)離表面的襯底中,它同時能降低阱中的串聯(lián)電阻RW.如圖所示是倒轉(zhuǎn)阱中離子注入雜質(zhì)濃度的分布情況.電路應(yīng)用級抗閂鎖措施要特別注意電源跳動,防止電感元件的反向感應(yīng)電動勢或電網(wǎng)噪聲竄入CMOS電路,引起CMOS電路瞬時擊穿而觸發(fā)閂鎖效應(yīng).因此在電源線較長的地方,要注意電源退耦,此外還要注意對電火花箝位.防止寄生晶體管的EB結(jié)正偏.輸入信號不得超過電源電壓,如果超過這個范圍,應(yīng)加限流電阻.因為輸入信號一旦超過電源電壓,就可能使EB結(jié)正偏而使電路發(fā)生閂鎖.輸出端不宜接大電容,一般應(yīng)小于0.01μF.電流限制.CMOS的功耗很低,所以在設(shè)計CMOS系統(tǒng)的電源時,系統(tǒng)實際需要多少電流就供給它多少電流,電源的輸出電流能力不要太大.從寄生可控硅的擊穿特性中可以看出,如果電源電流小于可控硅的維持電流,那么即使寄生可控硅有觸發(fā)的機會,也不能維持閂鎖,可通過加限流電阻來達(dá)到抑制閂鎖的目的.六、ESD保護

在干燥的環(huán)境中，人體或儀器很容易積累大量的靜電，形成很強的電場。在集成電路芯片在運輸、使用或測試過程中，如果接觸到了帶有強電場的人體或儀器，芯片上的器件就有可能被擊穿，形成的高電壓也會產(chǎn)生大電流。如果芯片上的器件或連線被燒毀，則芯片就會被損壞，嚴(yán)重影響芯片的可靠性和成品率。1ESD保護結(jié)構(gòu)的必要性隨著超大規(guī)模集成電路技術(shù)發(fā)展到深亞微米階段，柵氧化層的厚度已經(jīng)小于10納米，PN結(jié)點結(jié)深也已經(jīng)到達(dá)0.15微米甚至更小[15]。這些尺寸的減少是ESD現(xiàn)象在芯片上更容易發(fā)生。與微米、亞微米工藝相比，CMOS集成電路對ESD保護的要求在深亞微米工藝條件下達(dá)到了一個新的高度。一方面要求設(shè)計要能夠給芯片提供足夠的ESD保護，另一方面從節(jié)約芯片面積的觀點考慮，要能夠盡量減小ESD保護結(jié)構(gòu)在版圖中占用的面積，并使芯片保持低的RC延遲來實現(xiàn)電路的高密度和高速度[16]。2人體和儀器對集成電路產(chǎn)生靜電泄放的機理ESD即靜電放電效應(yīng)，是芯片的制造、運輸和使用過程中最易造成芯片損壞的因素之一。它的產(chǎn)生主要有三個途徑：人體接觸、機器接觸以及自產(chǎn)生電荷。由圖可以看出，人體和儀器的靜電泄放有所不同。在接觸芯片時，人體和儀器的靜電電壓、等效串入電阻和電感值的不同使泄放電流的大小和持續(xù)時間也不同。3、常用的ESD保護方法ESD保護通常的做法是采用鉗制的方法把瞬態(tài)高壓降至安全電壓以內(nèi)，并把瞬態(tài)高壓產(chǎn)生的瞬態(tài)大電流泄放掉。在版圖設(shè)計中常用的ESD保護結(jié)構(gòu)主要有三種，如下圖示的柵極接地MOS結(jié)構(gòu)。

（a)圖中，MOS管的柵極直接連接到電源地。這種結(jié)構(gòu)比較簡單，其ESD保護能力一般可以達(dá)到2000V。這種結(jié)構(gòu)的原理是采用ggMOS管來鉗位高壓脈沖（正脈沖或負(fù)脈沖），從而起到ESD保護的作用。但是，為了泄放足夠的電流，PMOS管和NMOS管都需要設(shè)計成很大的尺寸，因此這種ESD保護方法會浪費大量的芯片面積。GGNMOSCMOS工藝條件下的NMOS管有一個橫向寄生n-p-n(源極-p型襯底–漏極)晶體管。這個寄生的晶體管開啟時能吸收大量的電流。利用這一現(xiàn)象可在較小面積內(nèi)設(shè)計出較高ESD耐壓值的保護電路,其中最典型的器件結(jié)構(gòu)就是柵極接地NMOS(GGNMOS,GateGroundedNMOS)。右圖展示了這一過程的I-V特性,其中(Vt1,It1)為襯底和源之間的PN結(jié)正偏,橫向晶體管開啟時的電壓電流,(Vh,Ih)為NMOS橫向晶體管的鉗位電壓和電流,(Vt2,It2)是NMOS橫向晶體管發(fā)生二次擊穿時的電壓和電流。NMOS管正常工作的區(qū)域在Vop之內(nèi)。在正常工作，橫向晶體管不會導(dǎo)通。當(dāng)ESD發(fā)生時,漏極和襯底的耗盡區(qū)將發(fā)生雪崩,并伴隨著電子空穴對的產(chǎn)生。一部分產(chǎn)生的空穴被源極吸收,其余的流過襯底。襯底電阻Rsub的存在,使襯底電壓提高。當(dāng)襯底和源之間的PN結(jié)正偏時,電子就從源發(fā)射進入襯底。這些電子在源漏之間的電場的作用下,被加速,產(chǎn)生電子、穴的碰撞電離,從而形成更多的電子空穴對,使流過n-p-n晶體管的電流不斷增加,最終使NMOS晶體管發(fā)生二次擊穿,此時的擊穿不再可逆,則NMOS管損壞。為了防止如噪音等外界影響,使NMOS在正常工作區(qū)域觸發(fā),Vop與Vh之間需要一個安全區(qū)。Vox是NMOS管的柵氧擊穿電壓。如果ESD保護器件的電壓設(shè)計在安全區(qū)與柵氧擊穿區(qū)之間,電流設(shè)計在It2以內(nèi),ESD保護器件就能在不損傷管子也不影響工作電路的情況下完成對電路的保護?？梢酝ㄟ^ESD鉗制電路的HBM（人體模型，1.5K）耐壓值來推斷ESD鉗制電路器件的大概寬度。

如果GGNMOS可通的最大電流密度是10mA/μm,則要達(dá)到2kVHBM耐壓值,這個ESD鉗制電路要經(jīng)受1.33A的電流，NMOS的寬度至少是133μm。為了在較小的面積內(nèi)畫出大尺寸的NMOS管子,在版圖中我們采用常把它畫成手指型(finger-type)。（b）為柵半浮結(jié)構(gòu),由于柵漏間寄生電容的存在,ESD瞬態(tài)正電壓加在PAD上時,NMOS上的柵極也會耦合一個瞬態(tài)正電壓,因此NMOS上的每一個“手指”會一齊導(dǎo)通,不用到達(dá)Vt1就能進入寄生橫向晶體管驟回崩潰區(qū)(snapbackregion)。柵極電壓由Rgate放電到地。這個瞬態(tài)電壓持續(xù)的時間由柵漏寄生電容和柵地電阻組成的RC時間常數(shù)決定。柵地電阻必須足夠大,保證在電路正常工作時這個柵極耦合NMOS管是關(guān)閉的。（c）是柵耦合結(jié)構(gòu)，這種ESD保護結(jié)構(gòu)中只使用了一個NMOS管，但在它的柵源之間加入了一個電阻，柵漏之間加入了一個電容。這種結(jié)構(gòu)的原理是：當(dāng)I/O管腳加入一個負(fù)脈沖的時候，其保護原理與（a）、（b）中的原理相同。當(dāng)I/O管腳加入的是正脈沖的時候，NMOS管柵極與漏極之間的電容可以在瞬間將柵電壓提高，使NMOS管開啟，給I/O管腳上的電荷提供一個到地的泄放通路。這時，通過NMOS管的柵極與源極之間的電阻給電容充電，使柵電壓慢慢下降。當(dāng)柵電壓下降到低于NMOS管的閾值電壓的時候，NMOS管就被關(guān)斷。由此可以看出，這種結(jié)構(gòu)的ESD保護的脈沖寬度，也即泄放時間的長短與RC充放電常數(shù)有關(guān)。七、襯底串?dāng)_噪聲

隨著集成電路設(shè)計進入深亞微米，芯片的集成度顯著提高，金屬線的布線層數(shù)、布線密度急劇升高，使信號線之間的寄生關(guān)系錯綜復(fù)雜。金屬布線層數(shù)與密度的變化使串?dāng)_噪聲對芯片的影響也越來越大。在深亞微米工藝設(shè)計中，特別是在0.13微米及以下尺寸的工藝設(shè)計中，串?dāng)_是影響芯片性能的主要問題之一。芯片上的連線之間會產(chǎn)生寄生耦合。芯片加工中采用的材料、連線的尺寸、連線的間距等因素都會對芯片的最終性能產(chǎn)生極大的影響。1、串?dāng)_的產(chǎn)生

芯片上的串?dāng)_實際上就是一種噪聲，這種噪聲是由芯片上相鄰的互連線之間的寄生耦合引起的。在兩條并行的長走線上容易發(fā)生串?dāng)_。在這兩條金屬線中，我們將能夠?qū)α硪粭l金屬線產(chǎn)生影響到定義為施擾線，而被影響到那一條金屬線則定義為受擾線。

串?dāng)_機理

互感與互容是串?dāng)_噪聲的兩個重要耦合源。其中互感Lm

由施擾互連線（Aggressor）通過磁場在受擾互連線(Victim)上感應(yīng)出電流產(chǎn)生。本質(zhì)上，如果施擾線與受擾線足夠接近，施擾線的磁場就會包圍受擾線，并在其上感應(yīng)出電流。這種通過磁場產(chǎn)生的電流耦合在電路模型中用互感表示?；ジ蠰m會在受擾線上引入電壓噪聲，且該感應(yīng)噪聲與施擾線的電流變化率成正比，其幅值如下，因此在高速數(shù)字電路中變得非常重要。引起串?dāng)_的另一個重要原因是互容Cm

，它由兩條導(dǎo)線通過電場耦合產(chǎn)生。在電路模型中，由電場激發(fā)的耦合稱為互容?；ト軨m

在受擾線上引入一個電流，該感應(yīng)電流與施擾線上的電壓變化率成正比，其幅值如式：在多互連線結(jié)構(gòu)中，單導(dǎo)線情況已經(jīng)不再適用，為了完全評估互連線系統(tǒng)的電氣特性，需要引入互連線矩陣（InterconnectMatrix）的概念?；ミB線矩陣包括電感矩陣與電容矩陣，描述了由N條導(dǎo)線組成的系統(tǒng)，常應(yīng)用于場仿真器LNN

為互連線N的自電感，LMN

為互連線M與互連線N之間的互感。CNN

為導(dǎo)線N接地電容加上導(dǎo)線N對其他導(dǎo)線電容的總電容之和，CMN為導(dǎo)線M與導(dǎo)線N之間的互容。當(dāng)干擾線上的信號翻轉(zhuǎn)時，由于兩線之間的寄生電容兩端電壓不能突變，導(dǎo)致受擾線上的電壓也隨之變化。如果受擾線上傳輸?shù)男盘柺欠€(wěn)定的，而且干擾線產(chǎn)生的脈沖的寬度又等于或大于信號的保持時間，那么受擾線上的邏輯門就可能會誤判，如圖（a）。如果受擾線上傳輸?shù)男盘栒诜D(zhuǎn)，那么串?dāng)_脈沖就會與翻轉(zhuǎn)信號疊加或抵消。若翻轉(zhuǎn)信號被疊加，則受擾線上的時序得到改善，若翻轉(zhuǎn)信號被抵消，則受擾線上的時序被惡化，如圖（b）

會對串?dāng)_造成影響的因素1、驅(qū)動端的驅(qū)動強度受擾線驅(qū)動端的驅(qū)動器尺寸越小，受擾線上的信號就越難保持穩(wěn)定2、干擾線上輸入信號的頻率與邊沿翻轉(zhuǎn)速率越高，產(chǎn)生的串?dāng)_效果也就越強。3、產(chǎn)生耦合的位置靠近接收端時，串?dāng)_效果就會增加。4、串?dāng)_的強度與并行長線的公共長度成正比，與并行長線之間的間距成反比串?dāng)_是不同互連線間的能量耦合。當(dāng)不同結(jié)構(gòu)的電磁場相互作用時，就會發(fā)生串?dāng)_。作為信號完整性的四大問題（單一網(wǎng)絡(luò)SI、串?dāng)_、軌道塌陷與EMI）之一，串?dāng)_現(xiàn)象在數(shù)字設(shè)計中非常普遍，廣泛存在于芯片、PCB板、連接器、芯片封裝和電纜等器件上。在多互連線結(jié)構(gòu)中，串?dāng)_會產(chǎn)生以下兩個方面的危害。其一，串?dāng)_會使互連線的有效特征阻抗和傳播速度發(fā)生改變，影響系統(tǒng)級時序與信號完整性；其二，串?dāng)_會在其他互連線上引入感應(yīng)噪聲，減小噪聲容限，進一步降低信號完整性。八、封裝(Packaging)1、雙列直插封裝DIP(dualin-linepackage)，1964年美國的Fairchild公司所開發(fā)。2、在表面貼裝技術(shù)SMT(surfacemounttechnology)興起后，出現(xiàn)小外形封裝SOP（smalloutlinepackage）與四方扁平封裝QFP(quadflatpackage)。3、管腳大于300后，出現(xiàn)針柵陣列PGA(pingridarray)和球柵陣列封裝BGA(ballgridarray)封裝。PGA是利用插針(pin)作為輸入和輸出的接腳；BGA則是利用錫球(solderball)作為接腳。4、單片集成困難時，多芯片組件(Multi-ChipModuleMCM)的應(yīng)運而生，多芯片組件是將多個裸芯片連接在一起再進行封裝，5、CSP(ChipScalePackage)封裝，是芯片尺度封裝。CSP封裝可以讓芯片面積與封裝面積之比超過1:1.14，面積約為普通的BGA的1/3，僅僅相當(dāng)于TSOP內(nèi)存芯片面積的1/6。與BGA封裝相比，同等空間下CSP封裝可以將存儲容量提高三倍。138Flip-ChipBonding倒裝芯片140PackageTypes141PackageParametersMulti-ChipModulesCSP封裝內(nèi)存九、MOS場效應(yīng)晶體管模型模型參數(shù)的概念例1，二極管折線模型

瞬態(tài)二極管（TransientVoltageSuppressor）簡稱TVS，MOS管的結(jié)構(gòu)尺寸縮小后，多維的物理效應(yīng)和寄生效應(yīng)使得對MOS管的模型描述帶來了困難。SPICE中提供了幾種MOS場效應(yīng)管模型，并用變量LEVEL來指定所用的模型。LEVEL＝1MOS1模型

Shichman-Hodges模型LEVEL＝2MOS2模型二維解析模型LEVEL＝3MOS3模型半經(jīng)驗短溝道模型LEVEL＝4MOS4模型

BSIM（Berkeleyshort-channelIGFETmodel）模型下圖是MOS管的物理結(jié)構(gòu)。圖中，tOX是柵極覆蓋的氧化層，L是溝道長度，Leff是溝道有效長度，W是溝道寬度。源極柵極漏極WxxjxjytOXLeffxj1L襯底1、MOS1模型

MOS1模型是MOS晶體管的一階模型，描述了MOS管電流-電壓的平方率特性，它考慮了襯底調(diào)制效應(yīng)和溝道長度調(diào)制效應(yīng)。適用于精度要求不高的長溝道MOS晶體管。（1）線性區(qū)（非飽和區(qū)）

MOS1模型器件工作特性當(dāng)VGS>VTH，VDS<VGS－VTH，MOS管工作在線性區(qū)。電流方程為：

KP－本征跨導(dǎo)參數(shù)；

式中：Xjl－溝道橫向擴散長度；L0－版圖上幾何溝道長度，L0－2Xjl＝L為有效溝道長度；W－溝道寬度；λ－溝道長度調(diào)制系數(shù)；

VTH－閾值電壓。

閾值電壓VTH定義為表面勢變化時所需的柵電壓，有令VT0為VBS=0時的閾值電壓，且令體效應(yīng)系數(shù)則可得出：（2）飽和區(qū)當(dāng)VGS>VTH，VDS>VGS－VTH，MOS管工作在飽和區(qū)。電流方程為：（3）兩個襯底PN結(jié)兩個襯底結(jié)中的電流可用類似二極管的公式來模擬。

當(dāng)VBS<0時

當(dāng)VBS>0時

當(dāng)VBD<0時

當(dāng)VBD>0時

2、MOS2模型二階模型所使用的等效電路和一階模型相同，但模型計算中考慮了各種二階效應(yīng)對MOS器件漏電流及閾值電壓等特性的影響。這些二階效應(yīng)包括：

（1）溝道長度對閾值電壓的影響；（2）漏柵靜電反饋效應(yīng)對閾值電壓的影響；（3）溝道寬度對閾值電壓的影響；（4）遷移率隨表面電場的變化；（5）溝道夾斷引起的溝道長度調(diào)制效應(yīng)；（6）載流子漂移速度限制而引起的電流飽和效應(yīng)；（7）弱反型導(dǎo)電。（1）短溝道對閾值電壓的影響

溝道長度L的減少，使襯底耗盡層的體電荷對閾值電壓貢獻(xiàn)減少。體電荷的影響是由體效應(yīng)系數(shù)γ體現(xiàn)的，它的變化使V

TH變化。考慮了短溝效應(yīng)后的體效應(yīng)系數(shù)γS為：

可見，當(dāng)溝道長度L減小時閾值電壓降低，也就是常說的短溝道效應(yīng)，公式中γS

代替γ

：（2）靜電反饋效應(yīng)

隨著VDS的增加，在漏區(qū)這一邊的耗盡層寬度會有所增加，這時漏區(qū)和源區(qū)的耗盡層寬度WD和WS分別為：上式中，

，因此γS修正為：

可見，由于VDS的增加而造成的WD增加，會使閾值電壓進一步下降，即DIBL效應(yīng)，也是一種短溝道效應(yīng)。DIBL效應(yīng)：漏致勢壘下降效應(yīng)。即VDS的增加使源漏勢壘下降。表現(xiàn)為隨著VDS的增加，閾值電壓進一步下降。（3）窄溝道效應(yīng)實際的柵總有一部分要覆蓋在場氧化層上(溝道寬度以外)，因此場氧化層下也會引起耗盡電荷。這部分電荷雖然很少，但當(dāng)溝道寬度W很窄時，它在整個耗盡電荷中所占的比例將增大。與沒有“邊緣”效應(yīng)時的情況相比較，柵電壓要加得較大才能使溝道反型，如圖。引入模型參數(shù)來描述閾值電壓隨溝道寬度的縮小而增加，這時V

TH被修正為：（4）遷移率修正

反型層遷移率是一個描述漏電流的非常重要的物理量，研究表明遷移率主要由散射機制決定,Si表面主要有以下幾種散射機制。一種為庫侖散射，為電離雜質(zhì)和界面電荷引起；一種為聲子散射，為晶格振動引起；一種為表面粗糙度引起的散射，這種散射為表面所特有。右圖為幾種不同散射機制對s的影響的示意圖，它們滿足Matthiessen公式

圖中橫坐標(biāo)為有效橫向電場，定義為對反型層內(nèi)的電子分布進行平均的電場，在柵電壓增加時，有效橫向電場增大，表面遷移率率會有所下降，其經(jīng)驗公式為：式中，μ0表面遷移率；Ucrit為柵-溝道的臨界電場強度；

Utra是橫向電場系數(shù)，它表示VDS對柵-溝道電場的影響；

UEXP為遷移率下降的臨界指數(shù)系數(shù)。（5）溝道長度調(diào)制效應(yīng)

當(dāng)VDS增大時，MOS管的漏端溝道被夾斷并進入飽和，VDS進一步增大，該夾斷點向源區(qū)移動，從而使溝道的有效長度減小，這就是溝道長度調(diào)制效應(yīng)。

在考慮了溝道長度調(diào)制效應(yīng)后，器件的有效溝道長度為：式中：也可通過給出溝道長度調(diào)制系數(shù)λ得出有效溝道長度（6）載流子有限漂移速度引起的電流飽和

對于同樣的幾何尺寸比、同樣的工藝和偏置，短溝道器件比起長溝道器件來講飽和電流要小。

在MOS2模型中，引入了參數(shù)νmax表示載流子的最大漂移速率，于是有：

在低電場情形下，載流子的漂移速度與電場強度成比例，且比例因子(遷移率)為常數(shù)，但當(dāng)電場增強到103V/cm以上時，載流子獲得的能量增加，散射加強，因而遷移率下降，速度與電場強度不再成正比，當(dāng)電場繼續(xù)增加時，載流子獲得的能量可以與光學(xué)波聲子的能量相比，散射時可以發(fā)射光學(xué)波聲子，于是載流子的漂移速度不再增加，而是維持一個一定的數(shù)值，稱為散射極限速度或飽和速度，以vsat表示。

（7）弱反型導(dǎo)電

MOSFET并不是一個理想的開關(guān)，實際上當(dāng)VGS＜VTH時在表面處就有電子濃度，也就是當(dāng)表面不是強反型時就存在電流。這個電流稱為弱反型電流或次開啟電流。SPICE2中定義一個新的閾值電壓VON，它標(biāo)志著器件從弱反型進入強反型。當(dāng)VGS＜VON時為弱反型，當(dāng)VGS＞VON時，為強反型。在弱反型導(dǎo)電時，考慮擴散電流分量，可得到漏極電流為漏源電流方程為：

3、MOS3模型

MOS3模型是一個半經(jīng)驗?zāi)Ｐ?，適用于短溝道器件，對于溝長2m的器件所得模擬結(jié)果很精確。在MOS3中考慮的器件二階效應(yīng)如下：（1）漏源電壓引起的表面勢壘降低而使閾值電壓下降的靜電反饋效應(yīng)；（2）短溝道效應(yīng)和窄溝道效應(yīng)對閾值電壓的影響；（3）載流子極限漂移速度引起的溝道電流飽和效應(yīng)；（4）表面電場對載流子遷移率的影響。MOS3模型參數(shù)大多與MOS2相同，但其閾值電壓、飽和電流、溝道調(diào)制效應(yīng)和漏源電流表達(dá)式等都是半經(jīng)驗公式，并引入了新的模型參數(shù)：η（EAT）、δ（DETA）、θ（THETA）和κ（KAPPA）。下面分別討論MOS3半經(jīng)驗公式及這三個參數(shù)的意義：（1）閾值電壓的半經(jīng)驗公式式中，η是模擬靜電反饋效應(yīng)的經(jīng)驗?zāi)Ｐ蛥?shù)，

FS為短溝道效應(yīng)的校正因子，F(xiàn)N為窄溝道效正因子。

在MOS3中采用改進的梯形耗盡層模型，考慮了圓柱形電場分布的影響，如圖所示。圖中Wc為圓柱結(jié)耗盡層寬度，Wp為平面結(jié)耗盡層寬度。（2）表面遷移率調(diào)制

表示遷移率和柵電場關(guān)系的經(jīng)驗公式為：式中經(jīng)驗?zāi)Ｐ蛥?shù)θ稱為遷移率調(diào)制系數(shù)。（3）熱電子速度飽和熱電子速度飽和使得線性區(qū)電流下降，用有效遷移率來模擬，可見當(dāng)VDS/L增加，有效遷移率下降。（5）溝道長度調(diào)制減小量的半經(jīng)驗公式

當(dāng)VDS大于VDSAT時，載流子速度飽和點的位置逐漸移向源區(qū)，造成溝道長度調(diào)制效應(yīng)。溝道長度的減小量ΔL為：

上式中，EP為夾斷點處的橫向電場，κ為飽和電場系數(shù)。（4）飽和電壓下降（6）弱反型導(dǎo)電MOS3模型簡單，如線性區(qū)電流方程為物理模型的泰勒展開：

式中：為襯底電荷的泰勒級數(shù)。4、MOS電容模型（1）PN結(jié)電容結(jié)電容由底部勢壘電容和側(cè)壁勢壘電容兩部分組成，當(dāng)VBS，VBD<(FCφB)時模型中有兩個反向襯底電容CBD和CBS，還有三個與器件特性密切相關(guān)的電容CGB、CGS、CGD。（2）柵電容

柵電容CGB，CGS，CGD包括隨偏壓變化及不隨偏壓變化兩部分：

CGB＝CGB1＋CGB2

CGS＝CGS1＋CGS2

CGD＝CGD1＋CGD2

其中不隨偏壓而變的部分是ParasiticCapacitance：柵極與源區(qū)、漏區(qū)的交疊氧化層電容以及柵與襯底間的交疊氧化層電容(在場氧化層上)，即：CGB2＝CGB0L CGS2＝CGS0W CGD2＝CGD0W

隨偏壓而變的柵電容是柵氧化層電容與空間電荷區(qū)電容相串聯(lián)的部分，模型是Meyer提出的。下表列出了不同工作區(qū)柵電容的變化：工作區(qū)CGB1CGS1CGD1截止區(qū)COXWLeff00非飽和區(qū)0COXWLeff/2COXWLeff/2飽和區(qū)0(2/3)COXWLeff0不同工作區(qū)的柵電容

反映電荷存儲效應(yīng)總的電容模型截至區(qū)[VGS<(VTH-2φP)]：弱反型區(qū)[(VTH-2φP)<VGS<VTH]：

飽和區(qū)[VTH<VGS<(VTH+VDS)]：

線性區(qū)[VGS>(VTH+VDS)]：5、串聯(lián)電阻對MOS器件的影響

漏區(qū)和源區(qū)的串聯(lián)電阻會嚴(yán)重地影響MOS管的電學(xué)特性，串聯(lián)電阻的存在使加在漏源區(qū)的有效電壓會小于加在外部端口處的電壓。SPICE2等效電路中插入了兩個電阻rD和rS，它們的值可在模型語句：“．MODEL”中給定，也可通過MOSFET中的NRD和NRS來確定。rD＝RshNRD

rS＝RshNRS

式中，Rsh－漏擴散區(qū)和源擴散區(qū)薄層電阻；NRD—漏擴散區(qū)等效的方塊數(shù)；NRS—源擴散區(qū)等效的方塊數(shù)。MOSFETSpice模型的比較一級MOSFET模型不很精確，理論上太復(fù)雜，有效參數(shù)太少，多用來迅速、粗略地估計電路性能。二級MOSFET模型可以使用于復(fù)雜程度不同的模型。二級模型計算較多，占用CPU時間長，常常不能收斂。三級MOSFET模型的精度與二級模型相同，計算時間和重復(fù)次數(shù)少，只是某些計算比較復(fù)雜。設(shè)計時最好采用三級模型，而在精度要求不高時采用一級模型較好。MOSFET模型參數(shù)表公式符號參數(shù)名

級

定義默認(rèn)值單位LL溝道長度DEFLmWW溝道寬度DEFWmVTOVTO1-3零偏閥值電壓1.0VKPKP1-3跨導(dǎo)系數(shù)2×10-5A/V2γGAMMA1-3體效應(yīng)系數(shù)0.0V1/22φPPHI1-3表面電勢0.6VλLAMBDA1,2溝道長度調(diào)制系數(shù)0.0V-1公式符號參數(shù)名

級

定義默認(rèn)值單位TOX

TOX1-3氧化層厚度1×10-7mNbNSUB1-3襯底摻雜濃度0.0cm-3NSSNSS2,3表面態(tài)密度0.0cm-2NFSNFS2,3快表面態(tài)密度0.0cm-2NeffNEFF2總溝道電荷系數(shù)1XjXJ2,3(金屬的)結(jié)深0.0mXj1LD1-3橫向擴散長度(源和漏)0.0m公式符號參數(shù)名

級

定義默認(rèn)值

單位TPGTPG2,3柵材料類型＋1,-1,01μ0UO1-3載流子表面遷移率600cm2/(V*s)UcUCRIT2遷移率下降臨界電場1×104V/cmUeUEXP2遷移率下降時臨界電場指數(shù)0.0UtUTRA2遷移率下降時臨界電場系數(shù)0.0VMAXVMAX2,3載流子最大漂移速度0.0m公式符號參數(shù)名

級

定義默認(rèn)值

單位XQC2,3溝道電荷對漏極的分配系數(shù)0.0δDELTA2,3閥值電壓的溝道寬度效應(yīng)系數(shù)0.0ηETA3靜態(tài)反饋系數(shù)(閥值電壓)0.0θTHETA3遷移率調(diào)制系數(shù)0.0

V-1AFAF1-31/f閃爍噪聲系數(shù)1.0KFKF1-31/f閃爍噪聲指數(shù)0.0公式符號參數(shù)名

級

定義默認(rèn)值

單位ISIS1-3襯底PN結(jié)飽和電流1×10-14AJSJS1-3襯底PN結(jié)飽和電流密度0.0AφjPB1-3襯底PN結(jié)內(nèi)建電勢0.8VCjCJ1-3襯底PN結(jié)零偏置單位面積電容0.0F/m2MjMJ1-3襯底PN結(jié)電容梯度因子0.5