集成電路歷史與發(fā)展趨勢(shì)學(xué)時(shí)課件

系統(tǒng)芯片（SoC）設(shè)計(jì)1系統(tǒng)芯片（SoC）設(shè)計(jì)1目標(biāo)與要求目標(biāo)復(fù)習(xí)VLSI系統(tǒng)導(dǎo)論的知識(shí)介紹SoC設(shè)計(jì)的基本方法和技術(shù)建立架構(gòu)SoC芯片的基本能力要求具有計(jì)算機(jī)體系結(jié)構(gòu)的背景知識(shí)對(duì)數(shù)字電路有一定了解2目標(biāo)與要求目標(biāo)2什么是SoC邏輯單元Analog靜態(tài)RAMCPU內(nèi)核PAD3什么是SoC邏輯單元Analog靜態(tài)RAMCPU內(nèi)核PAD課時(shí)安排周次內(nèi)容1集成電路歷史與發(fā)展趨勢(shì)，設(shè)計(jì)指標(biāo)2CMOS反相器性能的定性分析及優(yōu)化設(shè)計(jì)，CMOS組合邏輯門設(shè)計(jì)3CMOS時(shí)序邏輯門設(shè)計(jì)，同步時(shí)序電路4存儲(chǔ)單元，低功耗設(shè)計(jì)5芯片規(guī)劃和設(shè)計(jì)6電子系統(tǒng)設(shè)計(jì)，系統(tǒng)總線14課時(shí)安排周次內(nèi)容1集成電路歷史與發(fā)展趨勢(shì)，設(shè)計(jì)指標(biāo)2CMOS課時(shí)安排周次內(nèi)容7系統(tǒng)總線18中斷控制器IP和外部存儲(chǔ)器控制器IP設(shè)計(jì)9DMAC控制器IP的設(shè)計(jì)，IP介紹10嵌入式微處理器111嵌入式微處理器212芯片驗(yàn)證5課時(shí)安排周次內(nèi)容7系統(tǒng)總線18中斷控制器IP和外部存儲(chǔ)器控制課時(shí)安排周次內(nèi)容13系統(tǒng)定義和計(jì)算模型14總復(fù)習(xí)6課時(shí)安排周次內(nèi)容13系統(tǒng)定義和計(jì)算模型14總復(fù)習(xí)6其它主講王學(xué)香:考核方式閉卷考試參考書數(shù)字集成電路——電路、系統(tǒng)與設(shè)計(jì)（第二版）致謝本課件參考了多位國(guó)內(nèi)外老師的相關(guān)課件，在此感謝這些做出貢獻(xiàn)的老師們7其它主講7集成電路歷史與發(fā)展趨勢(shì)8集成電路歷史與發(fā)展趨勢(shì)8為什么要設(shè)計(jì)集成電路？分為兩個(gè)問題為什么要使用電子系統(tǒng)？為什么用集成電路構(gòu)建電子系統(tǒng)？以計(jì)算機(jī)的發(fā)展為例從機(jī)械到電子從電子管到晶體管從晶體管到集成電路9為什么要設(shè)計(jì)集成電路？分為兩個(gè)問題9第一臺(tái)計(jì)算機(jī)(1832)Babbage差分引擎25000個(gè)零部件3位10進(jìn)制計(jì)算花費(fèi)：￡1747010第一臺(tái)計(jì)算機(jī)(1832)Babbage10第一臺(tái)電子計(jì)算機(jī)(1946)ENIAC17468個(gè)電子管6000個(gè)開關(guān)可做到每秒5000個(gè)數(shù)的加法運(yùn)算11第一臺(tái)電子計(jì)算機(jī)(1946)ENIAC11第一個(gè)晶體管(1947)WilliamShockley,WalterBrittain&JohnBardeen(貝爾實(shí)驗(yàn)室)鍺材料1956NoblePrize電子管統(tǒng)治了20世紀(jì)的前半部分:體積大、價(jià)格昂貴、功耗大、穩(wěn)定性差現(xiàn)在，這一切改變了！12第一個(gè)晶體管(1947)WilliamShockley,晶體管計(jì)算機(jī)TX-0(MIT,1953)Transistor(Manchester,1955)13晶體管計(jì)算機(jī)TX-0(MIT,1953)Transist第一塊集成電路(1958)JackKilby(TI)5個(gè)器件鍺材料2000NoblePrize集成電路：在一個(gè)半導(dǎo)體材料上做了多個(gè)電子元器件，用互聯(lián)線把它們連接起來，成為一個(gè)電子器件。14第一塊集成電路(1958)JackKilby(TI)集第一塊商用集成電路(1961)Fairchild（仙童）1bit存儲(chǔ)器4個(gè)晶體管和5個(gè)電阻小規(guī)模集成電路的時(shí)代開始了Fairchild被認(rèn)為是硅谷人才搖籃15第一塊商用集成電路(1961)Fairchild（仙童）1處理器的誕生(1971)Intel40042300個(gè)晶體管第一個(gè)單芯片計(jì)算機(jī)標(biāo)志著大規(guī)模集成電路時(shí)代的開始10um工藝4位數(shù)據(jù)位寬108KHz主頻16處理器的誕生(1971)Intel400416使用IC來構(gòu)建電子系統(tǒng)電子系統(tǒng)的構(gòu)建從電子管開始，然后讓電子管小型化晶體管替代電子管，然后讓晶體管小型化元器件越來越便宜，但是再便宜也要成本整個(gè)系統(tǒng)的成本和復(fù)雜度相關(guān)集成電路的出現(xiàn)讓電路的制造變得像印照片一樣容易元器件可并行制造 成本和元器件個(gè)數(shù)無直接關(guān)系17使用IC來構(gòu)建電子系統(tǒng)電子系統(tǒng)的構(gòu)建17集成電路的優(yōu)點(diǎn)集成的特性有利于減小體積提高速度降低功耗集成降低了制造成本幾乎不存在組裝的成本18集成電路的優(yōu)點(diǎn)集成的特性有利于18處理器繼續(xù)發(fā)展1974,Intel8080第一顆通用微處理器8位數(shù)據(jù)寬度,4500個(gè)晶體管1979,Motorola68000最強(qiáng)大的16位微處理器之一68000個(gè)晶體管大規(guī)模IC時(shí)代的標(biāo)志性產(chǎn)品1981,HPFocusChip早期的32位處理器450,000個(gè)晶體管超大規(guī)模集成電路(VLSI)時(shí)代來臨19處理器繼續(xù)發(fā)展1974,Intel808019Pentium4(2019)0.18um工藝1.4~2GHz主頻L2緩存:256KB總線速度:400MHz晶體管數(shù):4200萬功耗:44-55W典型應(yīng)用:PC20Pentium4(2019)0.18um工藝20IntelCore2(2019)2.9億個(gè)晶體管3GHz主頻65nmCMOS工藝面積143mm221IntelCore2(2019)2.9億個(gè)晶體管21VLSI發(fā)展帶來的變化Cray-1:世界上最快的計(jì)算機(jī)(1976-1982)64Mb存儲(chǔ)器(50nscycletime)40Kb寄存器(6nscycletime)1百萬門(4/5inputNAND)80MHz主頻功耗115kWIn90nm工藝(2019)64Mb=>9mm240Kb寄存器=>0.13mm21百萬個(gè)NAND4gates=>4mm23.5mmx3.5mm芯片面積,和指甲大小接近CRAY-122VLSI發(fā)展帶來的變化Cray-1:世界上最快的計(jì)算機(jī)(微處理器路線圖(Intel)2019年，晶體管誕生60周年之際,Intel發(fā)布45nm工藝的Penryn微處理器,擁有8.2億個(gè)晶體管。23微處理器路線圖(Intel)2019年，晶體管誕生60周年之VLSI的發(fā)展趨勢(shì)晶體管更小,更快,更低功耗,更便宜幾十年前，GordonMoore已經(jīng)預(yù)見了這種趨勢(shì)，并成功做出了預(yù)測(cè)。24VLSI的發(fā)展趨勢(shì)晶體管24摩爾定律1965,GordonMoore預(yù)測(cè)單個(gè)芯片上的晶體管數(shù)目每18~24個(gè)月會(huì)增加一倍GordonMooreIntelCo-Founder&ChairmanEmeritus25摩爾定律1965,GordonMoore預(yù)測(cè)單個(gè)芯片上的晶體管數(shù)目26晶體管數(shù)目26工作頻率27工作頻率272000年預(yù)測(cè)的功耗真是如此？282000年預(yù)測(cè)的功耗真是如此？28實(shí)際功耗29實(shí)際功耗29功率密度功率密度的升高，導(dǎo)致散熱成本大大增加30功率密度功率密度的升高，導(dǎo)致散熱成本大大增加30散熱不好有何結(jié)果？圖片來自tomshardware/2019/09/17/hot_spot31散熱不好有何結(jié)果？圖片來自tomshardware/201摩爾定律能維持多久？歷史證明了摩爾定律是正確的它會(huì)失效嗎？物理限制:65nm工藝下，SiO2的厚度大概是5個(gè)原子直徑大小經(jīng)濟(jì)限制:技術(shù)的發(fā)展需要金錢支撐摩爾在2019年說，“摩爾定律”還可以繼續(xù)保持10年，但之后就很難了。32摩爾定律能維持多久？歷史證明了摩爾定律是正確的32摩爾定律的影響新一代的制造工藝是原來的0.7倍新一代的芯片可集成原來2倍的功能，而芯片面積卻沒有明顯增加同樣功能的芯片，成本降低一半但新的挑戰(zhàn)也隨之而來……33摩爾定律的影響新一代的制造工藝是原來的0.7倍33設(shè)計(jì)復(fù)雜度集成了越來越多的晶體管，難以用傳統(tǒng)的手工方法來設(shè)計(jì)和處理解決方法：CAD工具層次化設(shè)計(jì)設(shè)計(jì)復(fù)用34設(shè)計(jì)復(fù)雜度集成了越來越多的晶體管，難以用傳統(tǒng)的手工方法來設(shè)計(jì)功耗和噪聲功耗變大，散熱成為不得不考慮的問題電路復(fù)雜以后，產(chǎn)生噪聲和互相干擾解決方法:更好的物理設(shè)計(jì)35功耗和噪聲功耗變大，散熱成為不得不考慮的問題35連線面積器件多了以后，互連線也隨之增加，連線占用了大量的硅片面積解決方法:增加更多的連線層使用CAD工具進(jìn)行三維布線36連線面積器件多了以后，互連線也隨之增加，連線占用了大量的硅片互連線延時(shí)互連線變長(zhǎng)，連線上的延時(shí)增加，成為限制電路性能的主要因素之一解決方法:使用銅材料做互連在物理上優(yōu)化連線的長(zhǎng)度，增加驅(qū)動(dòng)能力，優(yōu)化驅(qū)動(dòng)器37互連線延時(shí)互連線變長(zhǎng)，連線上的延時(shí)增加，成為限制電路性能的主設(shè)計(jì)能力38設(shè)計(jì)能力38設(shè)計(jì)方法如何設(shè)計(jì)功能越來越多的電路?芯片的規(guī)模每?jī)赡暝黾右槐?，但設(shè)計(jì)工程師的數(shù)量并沒有每?jī)赡暝黾右槐端裕覀冃枰咝У脑O(shè)計(jì)方法用層次化抽象的方法來設(shè)計(jì)電路39設(shè)計(jì)方法如何設(shè)計(jì)功能越來越多的電路?39VLSI不同層次的抽象設(shè)計(jì)規(guī)范(whatthechipdoes,inputs/outputs)架構(gòu)majorresources,connections功能logicblocks,FSMs,connections電路transistors,parasitics,connections版圖masklayers,polygons邏輯gates,flip-flops,latches,connections40VLSI不同層次的抽象設(shè)計(jì)規(guī)范架構(gòu)功能電路版圖邏輯40芯片的層次n+n+SGD+物理器件晶體管電路門電路功能模塊芯片41芯片的層次n+n+SGD+物理器件晶體管電路門電路功能模塊芯Futureofscaling42Futureofscaling42不同設(shè)備的分類43不同設(shè)備的分類43Moremooreandmorethanmoore44MoremooreandmorethanmooreMorethanmoore隨著線寬越來越小，制造成本在成指數(shù)的上升；隨著線寬接近納米尺度時(shí)，支配半導(dǎo)體的物理基礎(chǔ)理論也越來越超越宏觀的理論，而需要微觀的量子理論，芯片的漏電也越來越大。一直驅(qū)動(dòng)半導(dǎo)體行業(yè)的摩爾定律在經(jīng)濟(jì)和物理極限的作用下，不能再有效的引領(lǐng)這個(gè)行業(yè)的發(fā)展。目前互聯(lián)網(wǎng)，泛在網(wǎng)絡(luò)接入的發(fā)展，人們?cè)絹碓蕉嗟年P(guān)注超越摩爾定律或后摩爾時(shí)代。作為最現(xiàn)代化，最為精細(xì)化，最為技術(shù)密集的半導(dǎo)體行業(yè)怎樣驅(qū)動(dòng)人類工業(yè)文明的發(fā)展？也許：多層硅多功能芯片封裝，作為sensor的MEMS和化合物半導(dǎo)體將引領(lǐng)半導(dǎo)體新的發(fā)展，這意味著技術(shù)上不再單純依靠CMOS，而進(jìn)入模擬技術(shù)（analog），射頻技術(shù)（RF），傳感及作動(dòng)（sensorandactuator）綜合時(shí)代，即開始芯片級(jí)系統(tǒng)時(shí)代system-on-chip。45Morethanmoore隨著線寬越來越小，制造成本在成Review（1）摩爾定律1965,GordonMoore預(yù)測(cè)單個(gè)芯片上的晶體管數(shù)目每18~24個(gè)月會(huì)增加一倍實(shí)際上單個(gè)芯片上的晶體管數(shù)目每?jī)赡暝黾右槐豆ぷ黝l率每?jī)赡晏岣咭槐?，現(xiàn)在已放慢了速度功耗曾經(jīng)每?jī)赡晏岣卟恢挂槐叮F(xiàn)在已不再增加因?yàn)楣β拭芏鹊脑黾訒?huì)導(dǎo)致散熱成本大大增加。46Review（1）摩爾定律46Review（2）摩爾定律所帶來的挑戰(zhàn)物理限制:65nm工藝下，SiO2的厚度大概是5個(gè)原子直徑大小設(shè)計(jì)越來越復(fù)雜，不能用傳統(tǒng)的手工方法來設(shè)計(jì)功耗變大，散熱成為不得不考慮的問題電路復(fù)雜以后，產(chǎn)生噪聲和互相干擾器件多了以后，互連線也隨之增加，連線占用了大量的硅片面積互連線變長(zhǎng)，連線上的延時(shí)增加，成為限制電路性能的主要因素之一芯片的規(guī)模每?jī)赡暝黾右槐?，但設(shè)計(jì)工程師的數(shù)量并沒有每?jī)赡暝黾右槐?7Review（2）摩爾定律所帶來的挑戰(zhàn)47系統(tǒng)芯片（SoC）設(shè)計(jì)48系統(tǒng)芯片（SoC）設(shè)計(jì)1目標(biāo)與要求目標(biāo)復(fù)習(xí)VLSI系統(tǒng)導(dǎo)論的知識(shí)介紹SoC設(shè)計(jì)的基本方法和技術(shù)建立架構(gòu)SoC芯片的基本能力要求具有計(jì)算機(jī)體系結(jié)構(gòu)的背景知識(shí)對(duì)數(shù)字電路有一定了解49目標(biāo)與要求目標(biāo)2什么是SoC邏輯單元Analog靜態(tài)RAMCPU內(nèi)核PAD50什么是SoC邏輯單元Analog靜態(tài)RAMCPU內(nèi)核PAD課時(shí)安排周次內(nèi)容1集成電路歷史與發(fā)展趨勢(shì)，設(shè)計(jì)指標(biāo)2CMOS反相器性能的定性分析及優(yōu)化設(shè)計(jì)，CMOS組合邏輯門設(shè)計(jì)3CMOS時(shí)序邏輯門設(shè)計(jì)，同步時(shí)序電路4存儲(chǔ)單元，低功耗設(shè)計(jì)5芯片規(guī)劃和設(shè)計(jì)6電子系統(tǒng)設(shè)計(jì)，系統(tǒng)總線151課時(shí)安排周次內(nèi)容1集成電路歷史與發(fā)展趨勢(shì)，設(shè)計(jì)指標(biāo)2CMOS課時(shí)安排周次內(nèi)容7系統(tǒng)總線18中斷控制器IP和外部存儲(chǔ)器控制器IP設(shè)計(jì)9DMAC控制器IP的設(shè)計(jì)，IP介紹10嵌入式微處理器111嵌入式微處理器212芯片驗(yàn)證52課時(shí)安排周次內(nèi)容7系統(tǒng)總線18中斷控制器IP和外部存儲(chǔ)器控制課時(shí)安排周次內(nèi)容13系統(tǒng)定義和計(jì)算模型14總復(fù)習(xí)53課時(shí)安排周次內(nèi)容13系統(tǒng)定義和計(jì)算模型14總復(fù)習(xí)6其它主講王學(xué)香:考核方式閉卷考試參考書數(shù)字集成電路——電路、系統(tǒng)與設(shè)計(jì)（第二版）致謝本課件參考了多位國(guó)內(nèi)外老師的相關(guān)課件，在此感謝這些做出貢獻(xiàn)的老師們54其它主講7集成電路歷史與發(fā)展趨勢(shì)55集成電路歷史與發(fā)展趨勢(shì)8為什么要設(shè)計(jì)集成電路？分為兩個(gè)問題為什么要使用電子系統(tǒng)？為什么用集成電路構(gòu)建電子系統(tǒng)？以計(jì)算機(jī)的發(fā)展為例從機(jī)械到電子從電子管到晶體管從晶體管到集成電路56為什么要設(shè)計(jì)集成電路？分為兩個(gè)問題9第一臺(tái)計(jì)算機(jī)(1832)Babbage差分引擎25000個(gè)零部件3位10進(jìn)制計(jì)算花費(fèi)：￡1747057第一臺(tái)計(jì)算機(jī)(1832)Babbage10第一臺(tái)電子計(jì)算機(jī)(1946)ENIAC17468個(gè)電子管6000個(gè)開關(guān)可做到每秒5000個(gè)數(shù)的加法運(yùn)算58第一臺(tái)電子計(jì)算機(jī)(1946)ENIAC11第一個(gè)晶體管(1947)WilliamShockley,WalterBrittain&JohnBardeen(貝爾實(shí)驗(yàn)室)鍺材料1956NoblePrize電子管統(tǒng)治了20世紀(jì)的前半部分:體積大、價(jià)格昂貴、功耗大、穩(wěn)定性差現(xiàn)在，這一切改變了！59第一個(gè)晶體管(1947)WilliamShockley,晶體管計(jì)算機(jī)TX-0(MIT,1953)Transistor(Manchester,1955)60晶體管計(jì)算機(jī)TX-0(MIT,1953)Transist第一塊集成電路(1958)JackKilby(TI)5個(gè)器件鍺材料2000NoblePrize集成電路：在一個(gè)半導(dǎo)體材料上做了多個(gè)電子元器件，用互聯(lián)線把它們連接起來，成為一個(gè)電子器件。61第一塊集成電路(1958)JackKilby(TI)集第一塊商用集成電路(1961)Fairchild（仙童）1bit存儲(chǔ)器4個(gè)晶體管和5個(gè)電阻小規(guī)模集成電路的時(shí)代開始了Fairchild被認(rèn)為是硅谷人才搖籃62第一塊商用集成電路(1961)Fairchild（仙童）1處理器的誕生(1971)Intel40042300個(gè)晶體管第一個(gè)單芯片計(jì)算機(jī)標(biāo)志著大規(guī)模集成電路時(shí)代的開始10um工藝4位數(shù)據(jù)位寬108KHz主頻63處理器的誕生(1971)Intel400416使用IC來構(gòu)建電子系統(tǒng)電子系統(tǒng)的構(gòu)建從電子管開始，然后讓電子管小型化晶體管替代電子管，然后讓晶體管小型化元器件越來越便宜，但是再便宜也要成本整個(gè)系統(tǒng)的成本和復(fù)雜度相關(guān)集成電路的出現(xiàn)讓電路的制造變得像印照片一樣容易元器件可并行制造 成本和元器件個(gè)數(shù)無直接關(guān)系64使用IC來構(gòu)建電子系統(tǒng)電子系統(tǒng)的構(gòu)建17集成電路的優(yōu)點(diǎn)集成的特性有利于減小體積提高速度降低功耗集成降低了制造成本幾乎不存在組裝的成本65集成電路的優(yōu)點(diǎn)集成的特性有利于18處理器繼續(xù)發(fā)展1974,Intel8080第一顆通用微處理器8位數(shù)據(jù)寬度,4500個(gè)晶體管1979,Motorola68000最強(qiáng)大的16位微處理器之一68000個(gè)晶體管大規(guī)模IC時(shí)代的標(biāo)志性產(chǎn)品1981,HPFocusChip早期的32位處理器450,000個(gè)晶體管超大規(guī)模集成電路(VLSI)時(shí)代來臨66處理器繼續(xù)發(fā)展1974,Intel808019Pentium4(2019)0.18um工藝1.4~2GHz主頻L2緩存:256KB總線速度:400MHz晶體管數(shù):4200萬功耗:44-55W典型應(yīng)用:PC67Pentium4(2019)0.18um工藝20IntelCore2(2019)2.9億個(gè)晶體管3GHz主頻65nmCMOS工藝面積143mm268IntelCore2(2019)2.9億個(gè)晶體管21VLSI發(fā)展帶來的變化Cray-1:世界上最快的計(jì)算機(jī)(1976-1982)64Mb存儲(chǔ)器(50nscycletime)40Kb寄存器(6nscycletime)1百萬門(4/5inputNAND)80MHz主頻功耗115kWIn90nm工藝(2019)64Mb=>9mm240Kb寄存器=>0.13mm21百萬個(gè)NAND4gates=>4mm23.5mmx3.5mm芯片面積,和指甲大小接近CRAY-169VLSI發(fā)展帶來的變化Cray-1:世界上最快的計(jì)算機(jī)(微處理器路線圖(Intel)2019年，晶體管誕生60周年之際,Intel發(fā)布45nm工藝的Penryn微處理器,擁有8.2億個(gè)晶體管。70微處理器路線圖(Intel)2019年，晶體管誕生60周年之VLSI的發(fā)展趨勢(shì)晶體管更小,更快,更低功耗,更便宜幾十年前，GordonMoore已經(jīng)預(yù)見了這種趨勢(shì)，并成功做出了預(yù)測(cè)。71VLSI的發(fā)展趨勢(shì)晶體管24摩爾定律1965,GordonMoore預(yù)測(cè)單個(gè)芯片上的晶體管數(shù)目每18~24個(gè)月會(huì)增加一倍GordonMooreIntelCo-Founder&ChairmanEmeritus72摩爾定律1965,GordonMoore預(yù)測(cè)單個(gè)芯片上的晶體管數(shù)目73晶體管數(shù)目26工作頻率74工作頻率272000年預(yù)測(cè)的功耗真是如此？752000年預(yù)測(cè)的功耗真是如此？28實(shí)際功耗76實(shí)際功耗29功率密度功率密度的升高，導(dǎo)致散熱成本大大增加77功率密度功率密度的升高，導(dǎo)致散熱成本大大增加30散熱不好有何結(jié)果？圖片來自tomshardware/2019/09/17/hot_spot78散熱不好有何結(jié)果？圖片來自tomshardware/201摩爾定律能維持多久？歷史證明了摩爾定律是正確的它會(huì)失效嗎？物理限制:65nm工藝下，SiO2的厚度大概是5個(gè)原子直徑大小經(jīng)濟(jì)限制:技術(shù)的發(fā)展需要金錢支撐摩爾在2019年說，“摩爾定律”還可以繼續(xù)保持10年，但之后就很難了。79摩爾定律能維持多久？歷史證明了摩爾定律是正確的32摩爾定律的影響新一代的制造工藝是原來的0.7倍新一代的芯片可集成原來2倍的功能，而芯片面積卻沒有明顯增加同樣功能的芯片，成本降低一半但新的挑戰(zhàn)也隨之而來……80摩爾定律的影響新一代的制造工藝是原來的0.7倍33設(shè)計(jì)復(fù)雜度集成了越來越多的晶體管，難以用傳統(tǒng)的手工方法來設(shè)計(jì)和處理解決方法：CAD工具層次化設(shè)計(jì)設(shè)計(jì)復(fù)用81設(shè)計(jì)復(fù)雜度集成了越來越多的晶體管，難以用傳統(tǒng)的手工方法來設(shè)計(jì)功耗和噪聲功耗變大，散熱成為不得不考慮的問題電路復(fù)雜以后，產(chǎn)生噪聲和互相干擾解決方法:更好的物理設(shè)計(jì)82功耗和噪聲功耗變大，散熱成為不得不考慮的問題35連線面積器件多了以后，互連線也隨之增加，連線占用了大量的硅片面積解決方法:增加更多的連線層使用CAD工具進(jìn)行三維布線83連線面積器件多了以后，互連線也隨之增加，連線占用了大量的硅片互連線延時(shí)互連線變長(zhǎng)，連線上的延時(shí)增加，成為限制電路性能的主要因素之一解決方法:使用銅材料做互連在物理上優(yōu)化連線的長(zhǎng)度，增加驅(qū)動(dòng)能力，優(yōu)化驅(qū)動(dòng)器84互連線延時(shí)互連線變長(zhǎng)，連線上的延時(shí)增加，成為限制電路性能的主設(shè)計(jì)能力85設(shè)計(jì)能力38設(shè)計(jì)方法如何設(shè)計(jì)功能越來越多的電路?芯片的規(guī)模每?jī)赡暝黾右槐?，但設(shè)計(jì)工程師的數(shù)量并沒有每?jī)赡暝黾右槐端?，我們需要高效的設(shè)計(jì)方法用層次化抽象的方法來設(shè)計(jì)電路86設(shè)計(jì)方法如何設(shè)計(jì)功能越來越多的電路?39VLSI不同層次的抽象設(shè)計(jì)規(guī)范(whatthechipdoes,inputs/outputs)架構(gòu)majorresources,connections功能logicblocks,FSMs,connections電路transistors,parasitics,connections版圖masklayers,polygons邏輯gates,flip-flops,latches,connections87VLSI不同層次的抽