電子技術基礎(數(shù)字部分第五版康華光)華中科大課件TTL解析

1、邏輯門:實現(xiàn)基本邏輯運算和復合邏輯運算的單元電路。2、邏輯門電路的分類二極管門電路三極管門電路TTL門電路MOS門電路PMOS門CMOS門邏輯門電路分立門電路集成門電路NMOS門3.1.1數(shù)字集成電路簡介1、邏輯門:實現(xiàn)基本邏輯運算和復合邏輯運算的單元電路。2、11.CMOS集成電路:廣泛應用于超大規(guī)模、甚大規(guī)模集成電路4000系列74HC74HCT74VHC74VHCT速度慢與TTL不兼容抗干擾功耗低74LVC74VAUC速度加快與TTL兼容負載能力強抗干擾功耗低速度兩倍于74HC與TTL兼容負載能力強抗干擾功耗低低(超低)電壓速度更加快與TTL兼容負載能力強抗干擾功耗低

74系列74LS系列74AS系列74ALS2.TTL集成電路:廣泛應用于中大規(guī)模集成電路3.1.1數(shù)字集成電路簡介1.CMOS集成電路:4000系列74HC74HCT7423.1.2邏輯門電路的一般特性1.輸入和輸出的高、低電平

vO

vI

驅(qū)動門G1

負載門G2

1

1

輸出高電平的下限值

VOH(min)輸入低電平的上限值VIL(max)輸入高電平的下限值VIL(min)輸出低電平的上限值

VOH(max)輸出高電平+VDD

VOH(min)VOL(max)

0

G1門vO范圍

vO

輸出低電平

輸入高電平VIH(min)

VIL(max)

+VDD

0

G2門vI范圍

輸入低電平

vI

3.1.2邏輯門電路的一般特性1.輸入和輸出的高、低電平3VNH

—當前級門輸出高電平的最小值時允許負向噪聲電壓的最大值。負載門輸入高電平時的噪聲容限：VNL—當前級門輸出低電平的最大值時允許正向噪聲電壓的最大值負載門輸入低電平時的噪聲容限：2.噪聲容限VNH=VOH(min)－VIH(min)

VNL=VIL(max)－VOL(max)在保證輸出電平不變的條件下，輸入電平允許波動的范圍。它表示門電路的抗干擾能力

1

驅(qū)動門

vo

1

負載門

vI

噪聲

VNH—當前級門輸出高電平的最小負載門輸入高電平時的噪聲4類型參數(shù)74HCVDD=5V74HCTVDD=5V74LVCVDD=3.3V74AUCVDD=1.8VtPLH或tPHL(ns)782.10.93.傳輸延遲時間傳輸延遲時間是表征門電路開關速度的參數(shù)，它說明門電路在輸入脈沖波形的作用下，其輸出波形相對于輸入波形延遲了多長的時間。CMOS電路傳輸延遲時間

tPHL

輸出

50%

90%

50%

10%

tPLH

tf

tr

輸入

50%

50%

10%

90%

類型74HC74HCT74LVC74AUCtPLH或tPHL54.功耗靜態(tài)功耗：指的是當電路沒有狀態(tài)轉(zhuǎn)換時的功耗，即門電路空載時電源總電流ID與電源電壓VDD的乘積。5.延時功耗積是速度功耗綜合性的指標.延時功耗積，用符號DP表示 扇入數(shù)：取決于邏輯門的輸入端的個數(shù)。6.扇入與扇出數(shù)動態(tài)功耗：指的是電路在輸出狀態(tài)轉(zhuǎn)換時的功耗，對于TTL門電路來說，靜態(tài)功耗是主要的。CMOS電路的靜態(tài)功耗非常低，CMOS門電路有動態(tài)功耗4.功耗靜態(tài)功耗：指的是當電路沒有狀態(tài)轉(zhuǎn)換時的功耗，即門電6扇出數(shù)：是指其在正常工作情況下，所能帶同類門電路的最大數(shù)目。

（a)帶拉電流負載當負載門的個數(shù)增加時，總的拉電流將增加，會引起輸出高電壓的降低。但不得低于輸出高電平的下限值，這就限制了負載門的個數(shù)。

高電平扇出數(shù):IOH:驅(qū)動門的輸出端為高電平電流IIH:負載門的輸入電流。扇出數(shù)：是指其在正常工作情況下，所能帶同類門電路的最大數(shù)目。7(b)帶灌電流負載當負載門的個數(shù)增加時，總的灌電流IOL將增加，同時也將引起輸出低電壓VOL的升高。當輸出為低電平，并且保證不超過輸出低電平的上限值。IOL：驅(qū)動門的輸出端為低電平電流 IIL：負載門輸入端電流之和 (b)帶灌電流負載當負載門的個數(shù)增加時，總的灌電流IOL將增8電路類型電源電壓/V傳輸延遲時間/ns靜態(tài)功耗/mW功耗－延遲積/mW-ns直流噪聲容限輸出邏輯擺幅/VVNL/VVNH/VTTLCT54/74＋510151501.22.23.5CT54LS/74LS＋57.52150.40.53.5HTL＋158530255077.513ECLCE10K系列－5.2225500.1550.1250.8CE100K系列－4.50.7540300.1350.1300.8CMOSVDD=5V＋5455×10－3225×10－32.23.45VDD=15V＋151215×10－3180×10－36.59.015高速CMOS＋581×10－38×10－31.01.55

各類數(shù)字集成電路主要性能參數(shù)的比較電路類型電源電壓/V傳輸延遲時間/ns靜態(tài)功耗/mW功耗－延93.2TTL邏輯門3.2.1

BJT的開關特性3.2.2基本BJT反相器的動態(tài)特性3.2.3

TTL反相器的基本電路3.2.4

TTL邏輯門電路3.2.5

集電極開路門和三態(tài)門3.2.6*

BiMOS門電路3.2TTL邏輯門3.2.1BJT的開關特性3.2.103.2TTL邏輯門3.2.1

BJT的開關特性iB0，iC0，vO＝VCE≈VCC，c、e極之間近似于開路,vI=0V時:iBVCC/

β

RC，iCVCC

/

β

RC

，vO＝VCE≈0.2V，c、e極之間近似于短路。vI=5V時:3.2TTL邏輯門3.2.1BJT的開關特性iB011iC＝ICS≈很小，約為數(shù)百歐，相當于開關閉合可變很大，約為數(shù)百千歐，相當于開關斷開c、e間等效內(nèi)阻VCES≈0.2~0.3VVCE＝VCC－iCRcVCEO≈VCC管壓降

且不隨iB增加而增加ic

≈iBiC≈0集電極電流發(fā)射結和集電結均為正偏發(fā)射結正偏，集電結反偏發(fā)射結和集電結均為反偏偏置情況工作特點iB>iB≈0條件飽和放大截止工作狀態(tài)BJT的開關條件0<iB<iC＝ICS≈很小，約為數(shù)百歐，相當于開關閉合可變很大，122.BJT的開關時間從截止到導通開通時間ton(=td+tr)從導通到截止關閉時間toff(=ts+tf)BJT飽和與截止兩種狀態(tài)的相互轉(zhuǎn)換需要一定的時間才能完成。2.BJT的開關時間從截止到導通從導通到截止BJT飽和與13

CL的充、放電過程均需經(jīng)歷一定的時間，必然會增加輸出電壓O波形的上升時間和下降時間，導致基本的BJT反相器的開關速度不高。3.2.2基本BJT反相器的動態(tài)性能若帶電容負載故需設計有較快開關速度的實用型TTL門電路。

CL的充、放電過程均需經(jīng)歷一定3.2.2基本BJT反相器的14輸出級T3、D、T4和Rc4構成推拉式的輸出級。用于提高開關速度和帶負載能力。中間級T2和電阻Rc2、Re2組成，從T2的集電結和發(fā)射極同時輸出兩個相位相反的信號，作為T3和T4輸出級的驅(qū)動信號；

Rb1

4kW

Rc2

1.6kW

Rc4

130W

T4

D

T2

T1

+

–

vI

T3

+

–

vO

負載

Re2

1KW

VCC(5V)

輸入級

中間級輸出級

3.2.3TTL反相器的基本電路1.電路組成輸入級T1和電阻Rb1組成。用于提高電路的開關速度輸出級中間級T2和電阻Rc2、Re2組成，從T2的集電結和發(fā)152.TTL反相器的工作原理（邏輯關系、性能改善）

（1）當輸入為低電平（I

=0.2V）T1深度飽和截止導通導通截止飽和低電平T4D4T3T2T1輸入高電平輸出T2、

T3截止，T4、D導通2.TTL反相器的工作原理（邏輯關系、性能改善）（1）當16（2）當輸入為高電平（I=3.6V）T2、T3飽和導通T1:倒置的放大狀態(tài)。T4和D截止。使輸出為低電平.vO=vC3=VCES3=0.2V（2）當輸入為高電平（I=3.6V）T2、T3飽和17輸入A輸出L0110邏輯真值表

邏輯表達式

L=A

飽和截止T4低電平截止截止飽和倒置工作高電平高電平導通導通截止飽和低電平輸出D4T3T2T1輸入輸入A輸出L0110邏輯真值表邏輯表達式飽和截18（3）采用輸入級以提高工作速度

當TTL反相器I由3.6V變0.2V的瞬間

T2、T3管的狀態(tài)變化滯后于T1管，仍處于導通狀態(tài)。T1管Je正偏、Jc反偏，T1工作在放大狀態(tài)。T1管射極電流（1+1）

iB1很快地從T2的基區(qū)抽走多余的存儲電荷,從而加速了輸出由低電平到高電平的轉(zhuǎn)換。（3）采用輸入級以提高工作速度當TTL反相器I由3.619（4）采用推拉式輸出級以提高開關速度和帶負載能力當O=0.2V時當輸出為低電平時，T4截止，T3飽和導通，其飽和電流全部用來驅(qū)動負載a)帶負載能力（4）采用推拉式輸出級以提高開關速度和帶負載能力當O=0.20當O=3.6V時O由低到高電平跳變的瞬間，CL充電，其時間常數(shù)很小使輸出波形上升沿陡直。而當O由高變低后，CL很快放電，輸出波形的下降沿也很好。T3截止，T4組成的電壓跟隨器的輸出電阻很小，輸出高電平穩(wěn)定，帶負載能力也較強。輸出端接負載電容CL時，b)輸出級對提高開關速度的作用當O=3.6V時O由低到高電平跳變的瞬間，CL充電，其時213、TTL反相器的外特性TTL反相器的電壓傳輸特性 3、TTL反相器的外特性TTL反相器的電壓傳輸特性 221、bc段（線性區(qū)）當0.6V≤vi＜1.3V時，此時T2導通，vc2隨vb2升高而下降，經(jīng)過T4射隨器使下降。T3仍截止。

2、cd

段（轉(zhuǎn)折區(qū)）當vi≥1.3V時，隨著輸入電壓略微升高，輸出電壓急劇下降。這是由于此時T3開始導通，T2尚未飽和，T2、T3和T4均處于放大狀態(tài)，故vi稍有提高，均可使vO很快下降。所以cd的斜率比bc段要大的多。

通常把電壓傳輸特性曲線上轉(zhuǎn)折區(qū)中點所對應的輸入電壓稱為門檻電壓（或閾值電壓），以VT表示。對于典型的TTL反相器，VT=1.3~1.4V，可以粗略地認為，當vi＜VT時，反相器將截止，輸出高電平。1、bc段（線性區(qū)）當0.6V≤vi＜1.3V時，此時231.TTL與非門電路多發(fā)射極BJT

T1e

e

bc

eeb

cA&

BAL=B3.2.4

TTL邏輯門電路1.TTL與非門電路多發(fā)射極BJTT1eebcee24TTL與非門電路的工作原理

任一輸入端為低電平時:TTL與非門各級工作狀態(tài)IT1T2T4T5O輸入全為高電平(3.6V)倒置使用的放大狀態(tài)飽和截止飽和低電平（0.2V）輸入有低電平(0.2V)深飽和截止放大截止高電平（3.6V）當全部輸入端為高電平時：輸出低電平輸出高電平TTL與非門電路的工作原理任一輸入端為低電平時:TTL與非25TTL門電路中輸入端負載特性TTL門電路中輸入端負載特性26在一定范圍內(nèi),ui隨Ri的增大而升高。但當輸入電壓ui達到1.4V以后,uB1=2.1V,Ri增大,由于uB1不變,故ui=1.4V也不變.這時T2和T3飽和導通,輸出為低電平。Ri不大不小時,工作在線性區(qū)或轉(zhuǎn)折區(qū).

Ri較小時,關門,輸出高電平;

Ri較大時,開門,輸出低電平;（Ri→∞懸空時）

(1)關門電阻ROFF——在保證門電路輸出為額定高電平的條件下,所允許Ri的最大值稱為關門電阻.典型的TTL門電路ROFF≈0.7kΩ.

(2)開門電阻RON——在保證門電路輸出為額定低電平的條件下,所允許Ri的最小值稱為開門電阻.典型的TTL門電路RON≈2.1kΩ.

數(shù)字電路中要求輸入負載電阻Ri≥RON或Ri≤ROFF,否則輸入信號將不在高低電平范圍內(nèi).

TTL門電路中輸入端負載特性在一定范圍內(nèi),ui隨Ri的增大而272.TTL或非門

若A、B中有一個為高電平:若A、B均為低電平:T2A和T2B均將截止，T3截止。T4和D飽和，輸出為高電平。T2A或T2B將飽和，T3飽和，T4截止，輸出為低電平。邏輯表達式2.TTL或非門若A、B中有一個為高電平:若A、B均為低28vOHvOL輸出為低電平的邏輯門輸出級的損壞3.2.5集電極開路門和三態(tài)門電路1.集電極開路門電路vOHvOL輸出為低電平的邏輯門輸出級的損壞3.2.5集29a）集電極開路與非門電路b）使用時的外電路連接C）邏輯功能L=ABOC門輸出端連接實現(xiàn)線與VCCa）集電極開路與非門電路b）使用時的外電路連接C）邏輯302.三態(tài)與非門(TSL)

當EN=3.6V時EN數(shù)據(jù)輸入端輸出端LAB10010111011100三態(tài)與非門真值表2.三態(tài)與非門(TSL)當EN=3.6V時EN數(shù)據(jù)輸31當EN=0.2V時EN數(shù)據(jù)輸入端輸出端LAB10010111011100××高阻高電平使能==高阻狀態(tài)與非邏輯

ZL

ABLENS=0____ENS=1真值表邏輯符號ABEN

&

L

EN當EN=0.2V時EN數(shù)據(jù)輸入端輸出端LAB1001011321、邏輯門:實現(xiàn)基本邏輯運算和復合邏輯運算的單元電路。2、邏輯門電路的分類二極管門電路三極管門電路TTL門電路MOS門電路PMOS門CMOS門邏輯門電路分立門電路集成門電路NMOS門3.1.1數(shù)字集成電路簡介1、邏輯門:實現(xiàn)基本邏輯運算和復合邏輯運算的單元電路。2、331.CMOS集成電路:廣泛應用于超大規(guī)模、甚大規(guī)模集成電路4000系列74HC74HCT74VHC74VHCT速度慢與TTL不兼容抗干擾功耗低74LVC74VAUC速度加快與TTL兼容負載能力強抗干擾功耗低速度兩倍于74HC與TTL兼容負載能力強抗干擾功耗低低(超低)電壓速度更加快與TTL兼容負載能力強抗干擾功耗低

74系列74LS系列74AS系列74ALS2.TTL集成電路:廣泛應用于中大規(guī)模集成電路3.1.1數(shù)字集成電路簡介1.CMOS集成電路:4000系列74HC74HCT74343.1.2邏輯門電路的一般特性1.輸入和輸出的高、低電平

vO

vI

驅(qū)動門G1

負載門G2

1

1

輸出高電平的下限值

VOH(min)輸入低電平的上限值VIL(max)輸入高電平的下限值VIL(min)輸出低電平的上限值

VOH(max)輸出高電平+VDD

VOH(min)VOL(max)

0

G1門vO范圍

vO

輸出低電平

輸入高電平VIH(min)

VIL(max)

+VDD

0

G2門vI范圍

輸入低電平

vI

3.1.2邏輯門電路的一般特性1.輸入和輸出的高、低電平35VNH

—當前級門輸出高電平的最小值時允許負向噪聲電壓的最大值。負載門輸入高電平時的噪聲容限：VNL—當前級門輸出低電平的最大值時允許正向噪聲電壓的最大值負載門輸入低電平時的噪聲容限：2.噪聲容限VNH=VOH(min)－VIH(min)

VNL=VIL(max)－VOL(max)在保證輸出電平不變的條件下，輸入電平允許波動的范圍。它表示門電路的抗干擾能力

1

驅(qū)動門

vo

1

負載門

vI

噪聲

VNH—當前級門輸出高電平的最小負載門輸入高電平時的噪聲36類型參數(shù)74HCVDD=5V74HCTVDD=5V74LVCVDD=3.3V74AUCVDD=1.8VtPLH或tPHL(ns)782.10.93.傳輸延遲時間傳輸延遲時間是表征門電路開關速度的參數(shù)，它說明門電路在輸入脈沖波形的作用下，其輸出波形相對于輸入波形延遲了多長的時間。CMOS電路傳輸延遲時間

tPHL

輸出

50%

90%

50%

10%

tPLH

tf

tr

輸入

50%

50%

10%

90%

類型74HC74HCT74LVC74AUCtPLH或tPHL374.功耗靜態(tài)功耗：指的是當電路沒有狀態(tài)轉(zhuǎn)換時的功耗，即門電路空載時電源總電流ID與電源電壓VDD的乘積。5.延時功耗積是速度功耗綜合性的指標.延時功耗積，用符號DP表示 扇入數(shù)：取決于邏輯門的輸入端的個數(shù)。6.扇入與扇出數(shù)動態(tài)功耗：指的是電路在輸出狀態(tài)轉(zhuǎn)換時的功耗，對于TTL門電路來說，靜態(tài)功耗是主要的。CMOS電路的靜態(tài)功耗非常低，CMOS門電路有動態(tài)功耗4.功耗靜態(tài)功耗：指的是當電路沒有狀態(tài)轉(zhuǎn)換時的功耗，即門電38扇出數(shù)：是指其在正常工作情況下，所能帶同類門電路的最大數(shù)目。

（a)帶拉電流負載當負載門的個數(shù)增加時，總的拉電流將增加，會引起輸出高電壓的降低。但不得低于輸出高電平的下限值，這就限制了負載門的個數(shù)。

高電平扇出數(shù):IOH:驅(qū)動門的輸出端為高電平電流IIH:負載門的輸入電流。扇出數(shù)：是指其在正常工作情況下，所能帶同類門電路的最大數(shù)目。39(b)帶灌電流負載當負載門的個數(shù)增加時，總的灌電流IOL將增加，同時也將引起輸出低電壓VOL的升高。當輸出為低電平，并且保證不超過輸出低電平的上限值。IOL：驅(qū)動門的輸出端為低電平電流 IIL：負載門輸入端電流之和 (b)帶灌電流負載當負載門的個數(shù)增加時，總的灌電流IOL將增40電路類型電源電壓/V傳輸延遲時間/ns靜態(tài)功耗/mW功耗－延遲積/mW-ns直流噪聲容限輸出邏輯擺幅/VVNL/VVNH/VTTLCT54/74＋510151501.22.23.5CT54LS/74LS＋57.52150.40.53.5HTL＋158530255077.513ECLCE10K系列－5.2225500.1550.1250.8CE100K系列－4.50.7540300.1350.1300.8CMOSVDD=5V＋5455×10－3225×10－32.23.45VDD=15V＋151215×10－3180×10－36.59.015高速CMOS＋581×10－38×10－31.01.55

各類數(shù)字集成電路主要性能參數(shù)的比較電路類型電源電壓/V傳輸延遲時間/ns靜態(tài)功耗/mW功耗－延413.2TTL邏輯門3.2.1

BJT的開關特性3.2.2基本BJT反相器的動態(tài)特性3.2.3

TTL反相器的基本電路3.2.4

TTL邏輯門電路3.2.5

集電極開路門和三態(tài)門3.2.6*

BiMOS門電路3.2TTL邏輯門3.2.1BJT的開關特性3.2.423.2TTL邏輯門3.2.1

BJT的開關特性iB0，iC0，vO＝VCE≈VCC，c、e極之間近似于開路,vI=0V時:iBVCC/

β

RC，iCVCC

/

β

RC

，vO＝VCE≈0.2V，c、e極之間近似于短路。vI=5V時:3.2TTL邏輯門3.2.1BJT的開關特性iB043iC＝ICS≈很小，約為數(shù)百歐，相當于開關閉合可變很大，約為數(shù)百千歐，相當于開關斷開c、e間等效內(nèi)阻VCES≈0.2~0.3VVCE＝VCC－iCRcVCEO≈VCC管壓降

且不隨iB增加而增加ic

≈iBiC≈0集電極電流發(fā)射結和集電結均為正偏發(fā)射結正偏，集電結反偏發(fā)射結和集電結均為反偏偏置情況工作特點iB>iB≈0條件飽和放大截止工作狀態(tài)BJT的開關條件0<iB<iC＝ICS≈很小，約為數(shù)百歐，相當于開關閉合可變很大，442.BJT的開關時間從截止到導通開通時間ton(=td+tr)從導通到截止關閉時間toff(=ts+tf)BJT飽和與截止兩種狀態(tài)的相互轉(zhuǎn)換需要一定的時間才能完成。2.BJT的開關時間從截止到導通從導通到截止BJT飽和與45

CL的充、放電過程均需經(jīng)歷一定的時間，必然會增加輸出電壓O波形的上升時間和下降時間，導致基本的BJT反相器的開關速度不高。3.2.2基本BJT反相器的動態(tài)性能若帶電容負載故需設計有較快開關速度的實用型TTL門電路。

CL的充、放電過程均需經(jīng)歷一定3.2.2基本BJT反相器的46輸出級T3、D、T4和Rc4構成推拉式的輸出級。用于提高開關速度和帶負載能力。中間級T2和電阻Rc2、Re2組成，從T2的集電結和發(fā)射極同時輸出兩個相位相反的信號，作為T3和T4輸出級的驅(qū)動信號；

Rb1

4kW

Rc2

1.6kW

Rc4

130W

T4

D

T2

T1

+

–

vI

T3

+

–

vO

負載

Re2

1KW

VCC(5V)

輸入級

中間級輸出級

3.2.3TTL反相器的基本電路1.電路組成輸入級T1和電阻Rb1組成。用于提高電路的開關速度輸出級中間級T2和電阻Rc2、Re2組成，從T2的集電結和發(fā)472.TTL反相器的工作原理（邏輯關系、性能改善）

（1）當輸入為低電平（I

=0.2V）T1深度飽和截止導通導通截止飽和低電平T4D4T3T2T1輸入高電平輸出T2、

T3截止，T4、D導通2.TTL反相器的工作原理（邏輯關系、性能改善）（1）當48（2）當輸入為高電平（I=3.6V）T2、T3飽和導通T1:倒置的放大狀態(tài)。T4和D截止。使輸出為低電平.vO=vC3=VCES3=0.2V（2）當輸入為高電平（I=3.6V）T2、T3飽和49輸入A輸出L0110邏輯真值表

邏輯表達式

L=A

飽和截止T4低電平截止截止飽和倒置工作高電平高電平導通導通截止飽和低電平輸出D4T3T2T1輸入輸入A輸出L0110邏輯真值表邏輯表達式飽和截50（3）采用輸入級以提高工作速度

當TTL反相器I由3.6V變0.2V的瞬間

T2、T3管的狀態(tài)變化滯后于T1管，仍處于導通狀態(tài)。T1管Je正偏、Jc反偏，T1工作在放大狀態(tài)。T1管射極電流（1+1）

iB1很快地從T2的基區(qū)抽走多余的存儲電荷,從而加速了輸出由低電平到高電平的轉(zhuǎn)換。（3）采用輸入級以提高工作速度當TTL反相器I由3.651（4）采用推拉式輸出級以提高開關速度和帶負載能力當O=0.2V時當輸出為低電平時，T4截止，T3飽和導通，其飽和電流全部用來驅(qū)動負載a)帶負載能力（4）采用推拉式輸出級以提高開關速度和帶負載能力當O=0.52當O=3.6V時O由低到高電平跳變的瞬間，CL充電，其時間常數(shù)很小使輸出波形上升沿陡直。而當O由高變低后，CL很快放電，輸出波形的下降沿也很好。T3截止，T4組成的電壓跟隨器的輸出電阻很小，輸出高電平穩(wěn)定，帶負載能力也較強。輸出端接負載電容CL時，b)輸出級對提高開關速度的作用當O=3.6V時O由低到高電平跳變的瞬間，CL充電，其時533、TTL反相器的外特性TTL反相器的電壓傳輸特性 3、TTL反相器的外特性TTL反相器的電壓傳輸特性 541、bc段（線性區(qū)）當0.6V≤vi＜1.3V時，此時T2導通，vc2隨vb2升高而下降，經(jīng)過T4射隨器使下降。T3仍截止。

2、cd

段（轉(zhuǎn)折區(qū)）當vi≥1.3V時，隨著輸入電壓略微升高，輸出電壓急劇下降。這是由于此時T3開始導通，T2尚未飽和，T2、T3和T4均處于放大狀態(tài)，故vi稍有提高，均可使vO很快下降。所以cd的斜率比bc段要大的多。

通常把電壓傳輸特性曲線上轉(zhuǎn)折區(qū)中點所對應的輸入電壓稱為門檻電壓（或閾值電壓），以VT表示。對于典型的TTL反相器，VT=1.3~1.4V，可以粗略地認為，當vi＜VT時，反相器將截止，輸出高電平。1、bc段（線性區(qū)）當0.6V≤vi＜1.3V時，此時551.TTL與非門電路多發(fā)射極BJT

T1e

e

bc

eeb

cA&

BAL=B3.2.4

TTL邏輯門電路1.TTL與非門電路多發(fā)射極BJTT1eebcee56TTL與非門電路的工作原理

任一輸入端為低電平時:TTL與非門各級工作狀態(tài)