集成電路設(shè)計(jì)的CAD系統(tǒng)的講解

第六章

集成電路設(shè)計(jì)的CAD系統(tǒng)ICCAD系統(tǒng)概述ICCAD系統(tǒng)的發(fā)展第一代：60年代末：版圖編輯和檢查第二代：80年代初：原理圖輸入、邏輯模擬向下第三代：從RTL級(jí)輸入向下，包括行為仿真、行為綜合、邏輯綜合等流行的CAD系統(tǒng)：Cadence,MentorGraphics,Viewlogic,Compass，Panda等

ICCAD系統(tǒng)的理想作用：實(shí)現(xiàn)完全的自動(dòng)化設(shè)計(jì)，設(shè)計(jì)出各種各樣的電路ICCAD系統(tǒng)的實(shí)際作用設(shè)計(jì)信息輸入：語(yǔ)言輸入編輯工具高層次描述的圖形輸入工具：VHDL功能圖輸入、邏輯圖/電路圖輸入編輯、版圖輸入編輯設(shè)計(jì)實(shí)現(xiàn)：綜合器設(shè)計(jì)驗(yàn)證：驗(yàn)證系統(tǒng)/電路符合功能/性能要求及設(shè)計(jì)規(guī)則要求模擬器進(jìn)行模擬（仿真）分析設(shè)計(jì)規(guī)則的檢查什么是模擬？對(duì)于設(shè)計(jì)輸入抽象出模型，施加外部激勵(lì)，觀察輸入，進(jìn)行判斷整個(gè)設(shè)計(jì)過(guò)程就是把高層次的抽象描述逐級(jí)向下進(jìn)行綜合、驗(yàn)證、實(shí)現(xiàn)，直到物理級(jí)的低層次描述，即掩膜版圖。

各設(shè)計(jì)階段相互聯(lián)系，例如，寄存器傳輸級(jí)描述是邏輯綜合的輸入，邏輯綜合的輸出又可以是邏輯模擬和自動(dòng)版圖設(shè)計(jì)的輸入，版圖設(shè)計(jì)的結(jié)果則是版圖驗(yàn)證的輸入。

ICCAD系統(tǒng)介入了包括系統(tǒng)功能設(shè)計(jì)、邏輯和電路設(shè)計(jì)以及版圖設(shè)計(jì)等在內(nèi)的集成電路設(shè)計(jì)的各個(gè)環(huán)節(jié)主要內(nèi)容系統(tǒng)描述及模擬綜合邏輯模擬電路模擬時(shí)序分析版圖設(shè)計(jì)的CAD工具計(jì)算機(jī)輔助測(cè)試技術(shù)器件模擬和工藝模擬系統(tǒng)描述與模擬：VHDL語(yǔ)言及模擬

VHDL語(yǔ)言出現(xiàn)背景

一種硬件描述語(yǔ)言（hardwaredescriptionlanguage）

廣義地說(shuō)，描述電子實(shí)體的語(yǔ)言：邏輯圖，電路圖

大規(guī)模電路的出現(xiàn):邏輯圖、布爾方程不太適用需要在更高層次上描述系統(tǒng)

出現(xiàn)多種HDL語(yǔ)言，為便于信息交換和維護(hù)，出現(xiàn)工業(yè)標(biāo)準(zhǔn)

通常指高層設(shè)計(jì)階段描述硬件HDL語(yǔ)言的特點(diǎn)抽象地進(jìn)行行為描述結(jié)構(gòu)化語(yǔ)言：可以描述電子實(shí)體的結(jié)構(gòu)多層次混合描述既可被模擬，又可被綜合能提供VHDL模擬器的公司：Cadence、MentorGraphics、Viewlogic、Synopsys等大型EDA公司和CLSI、Model-Technology、Vantage等專門公司

VerilogVHDL語(yǔ)言基本概念：描述硬件電路，可以抽象地表示電路的行為和結(jié)構(gòu)（完成什么功能，怎樣組成）作用：對(duì)IC設(shè)計(jì)，支持從系統(tǒng)級(jí)到門和器件級(jí)的電路描述，并具有在不同設(shè)計(jì)層次上的模擬驗(yàn)證機(jī)制可作為綜合軟件的輸入語(yǔ)言，支持電路描述由高層向低層的轉(zhuǎn)換建模機(jī)制、模擬算法、模擬環(huán)境建模機(jī)制

基本結(jié)構(gòu)行為描述結(jié)構(gòu)描述VHDL語(yǔ)言的建模機(jī)制

——基本結(jié)構(gòu)一個(gè)硬件單元在VHDL中看作一個(gè)設(shè)計(jì)實(shí)體實(shí)體外觀實(shí)體說(shuō)明：實(shí)體命名，實(shí)體與外部環(huán)境的接口描述，未涉及其內(nèi)部行為及結(jié)構(gòu)實(shí)體功能在結(jié)構(gòu)體中實(shí)現(xiàn)

結(jié)構(gòu)體：實(shí)體的輸入-輸出關(guān)系，實(shí)體的結(jié)構(gòu)和行為描述對(duì)應(yīng)一個(gè)實(shí)體說(shuō)明可以有多個(gè)結(jié)構(gòu)體，不同的實(shí)現(xiàn)方案功能描述：：行為描述數(shù)據(jù)流描述述結(jié)構(gòu)描述混合描述Architecturebehavioralofhalf_adderis行為描述：：描述外部部行為beginprocessSUM<=A+B;CO<=AandB;waitonA,B;endprocess;endbehavioral;Architecturebehavioralofhalf_adderis數(shù)據(jù)流描描述，未未涉及具具體結(jié)構(gòu)構(gòu)beginSUM<=A+B;CO<=AandB;endbehavioral;Architecturebehavioralofhalf_adderiscomponentXOR元件的外外觀說(shuō)明明（表示示符號(hào)，，與實(shí)體體不同））port(I1:instd_logicI2:instd_logicO1:outstd_logic);endcomponent;componentAND2port(I1:instd_logicI2:instd_logicO1:out_std_logic);endcomponent;beginU1:XORportmap(A,B,SUM);元件引用用，生成成例元(標(biāo)標(biāo)號(hào)：元元件名端口映射射)U2:AND2portmap(A,B,CO);endbehavioral;VHDL語(yǔ)言的建建模機(jī)制制

———行為描描述電子實(shí)體體中的行為：反映信號(hào)號(hào)的變化化、組合合和傳播播行為的特特點(diǎn)是信信號(hào)的延延遲和并并行性VHDL中描述行行為的基基本單位位是進(jìn)程，由由進(jìn)程語(yǔ)語(yǔ)句描述述。進(jìn)程之間間是并行的，進(jìn)程程內(nèi)部是是順序執(zhí)執(zhí)行的的。進(jìn)程程語(yǔ)句本本身由一一系列的的順序語(yǔ)語(yǔ)句組成成，順序序語(yǔ)句發(fā)發(fā)生在該該進(jìn)程被被激活的的同一時(shí)時(shí)刻信號(hào)：各各進(jìn)程之之間的通通信，數(shù)數(shù)據(jù)通路路。信號(hào)號(hào)的狀態(tài)態(tài)可能影影響與信信號(hào)相關(guān)關(guān)的進(jìn)程程的狀態(tài)態(tài)信號(hào)賦值值：模擬周期期：在時(shí)時(shí)刻t，從一些些信號(hào)更更新、若若干進(jìn)程程被激活活到進(jìn)程程被掛起起信號(hào)在一一個(gè)模擬擬周期完完成求值值，延遲遲td后更新值值，td是信號(hào)延延遲，也也稱DELTA延遲，在在同一模模擬時(shí)刻，發(fā)生生t,t+td，t+2td，….多個(gè)模擬擬周期進(jìn)程并行行：每個(gè)進(jìn)程程僅在滿滿足一定定條件的的某個(gè)時(shí)時(shí)刻被激激活，同同一時(shí)刻刻可以有有多個(gè)進(jìn)進(jìn)程被激激活對(duì)于串行行機(jī)，模模擬時(shí)鐘鐘在每個(gè)個(gè)時(shí)刻停停下，直直到每個(gè)個(gè)時(shí)刻被被激活進(jìn)進(jìn)程全被被處理完完延遲描述述：反映映時(shí)序，，建立精精確的電電路硬件件模型什么是延延遲？傳輸延遲遲慣性延遲遲：輸入信號(hào)號(hào)在指定定延遲時(shí)時(shí)間內(nèi)保保持不變變，元件件的輸出出端才有有響應(yīng)。。進(jìn)程為行行為的基基本單元元信號(hào)作為為系統(tǒng)進(jìn)進(jìn)程之間間的數(shù)據(jù)據(jù)通路各進(jìn)程并并行執(zhí)行行VHDL語(yǔ)言的建建模機(jī)制制

———結(jié)構(gòu)描描述結(jié)構(gòu)描述述：若干干部件用用信號(hào)線線互連形形成一個(gè)個(gè)實(shí)體部件：：對(duì)某某元件件的調(diào)調(diào)用（（例元元）一個(gè)結(jié)結(jié)構(gòu)體體由若若干例例元互互連而而成元件：：某個(gè)個(gè)實(shí)體體的某某種結(jié)結(jié)構(gòu)，，只有有外觀觀說(shuō)明明（元元件說(shuō)說(shuō)明語(yǔ)語(yǔ)句））一個(gè)元元件說(shuō)說(shuō)明，，代表表一種種類型型的元元件，，是一一個(gè)符符號(hào)元件調(diào)調(diào)用：：元件件例化化語(yǔ)句句<例元元標(biāo)號(hào)號(hào)>:<元元件名名><外觀觀映射射表>結(jié)構(gòu)描描述中中的信信號(hào)：：連接接例元元，值值傳遞遞例元的的輸出出值變變化會(huì)會(huì)影響響以此此信號(hào)號(hào)為輸輸入的的其他他例元元元件例例化語(yǔ)語(yǔ)句可可以并并行Architecturebehavioralofhalf_adderiscomponentXOR元件的的外觀觀說(shuō)明明（表表示符符號(hào)，，與實(shí)實(shí)體不不同））port(I1:instd_logicI2:instd_logicO1:outstd_logic);endcomponent;componentAND2port(I1:instd_logicI2:instd_logicO1:out_std_logic);endcomponent;beginU1:XORportmap(A,B,SUM);元件引引用，，生成成例元元(標(biāo)標(biāo)號(hào)：：元件件名端口映映射)U2:AND2portmap(A,B,CO);endbehavioral;元件配配置元件例例化語(yǔ)語(yǔ)句生生成例例元引引用的的是元元件，，不是是實(shí)體體，實(shí)實(shí)體結(jié)結(jié)構(gòu)中中的例例元應(yīng)應(yīng)該同同實(shí)在在的實(shí)實(shí)體設(shè)設(shè)計(jì)相相對(duì)應(yīng)應(yīng)，進(jìn)進(jìn)行元元件配配置，，指出出使用用的實(shí)實(shí)體和和結(jié)構(gòu)構(gòu)體FOR<元件標(biāo)號(hào)>:<元元件名>USEENTITY<庫(kù)名>.<實(shí)體名>（結(jié)構(gòu)構(gòu)名）標(biāo)號(hào)例元所所引用的元元件對(duì)應(yīng)于于某指定庫(kù)庫(kù)的某實(shí)體體和某結(jié)構(gòu)構(gòu)體Architecturestructural_viewOFfull_adderISComponenthalf_adderPORT(in1,in2:INStd_logic;sum,carry:OUTStd_logic);EndComponent;Componentor_gatePORT(in1,in2:INStd_logic;sum,carry:OUTStd_logic);EndComponent;Signala,b,c:Std_logic;說(shuō)明連接元元件所用的的內(nèi)部信號(hào)號(hào)Beginu1:half_adderPORTMAP(x,y,b,a);u2:half_adderPORTMAP(c_in,b,sum,c);u3:or_gatePORTMAP(c,a,c_out);Endstructural_view;Configurationpartsoffull_adderISForstructural_viewForu1,u2:half_adderUSEENTITYWORK.half_adder(behav);EndFor;Foru3:or_gateUSEENTITYWORK.or_gate(arch1);EndFor;EndFor;Endparts;實(shí)體FULL_ADDER的配置，命命名為PARTS，采用結(jié)構(gòu)體體structural_view作為實(shí)體體full-adder的結(jié)構(gòu)體體，該結(jié)結(jié)構(gòu)體中中例化的的兩個(gè)元元件u1，u2采用實(shí)體體half-adder，，結(jié)構(gòu)體behav來(lái)源于WORK庫(kù)，u3采用實(shí)體or-gate，結(jié)構(gòu)體arch1來(lái)源于WORK庫(kù)VHDL語(yǔ)言言的模擬算法法面向事件的模模擬算法：同同一時(shí)刻活躍躍信號(hào)占全部部信號(hào)的15%，為提高高效率，僅對(duì)對(duì)發(fā)生事件的的信號(hào)進(jìn)行計(jì)計(jì)算，對(duì)于不不發(fā)生事件的的信號(hào)則不進(jìn)進(jìn)行計(jì)算幾個(gè)概念什么是事件？？信號(hào)的邏輯輯值發(fā)生變化化動(dòng)態(tài)的全局事事件表：記錄信號(hào)事件件和時(shí)間事件件，可更新。。信號(hào)事件：信信號(hào)驅(qū)動(dòng)產(chǎn)生生的事件；時(shí)間事件：進(jìn)進(jìn)程由于等待待時(shí)間條件而而掛起的事件件激活進(jìn)程：與與電路中某變變化的信號(hào)相相關(guān)的進(jìn)程，，相應(yīng)的信號(hào)號(hào)稱為敏感信信號(hào)。進(jìn)程可以被敏敏感信號(hào)、等等待時(shí)間、激激活條件激活活。用戶：語(yǔ)言輸輸入，模擬器器模擬綜合概念：從設(shè)計(jì)計(jì)的高層次向向低層次轉(zhuǎn)換換的過(guò)程，是是一種自動(dòng)設(shè)設(shè)計(jì)的過(guò)程一種專家系統(tǒng)統(tǒng)分類：系統(tǒng)級(jí)綜合高級(jí)綜合RTL級(jí)綜合：行為為綜合（軟件件：Synopsys，Ambit）邏輯綜合物理綜合（邏邏輯圖或電路路圖到版圖，，嚴(yán)格說(shuō)應(yīng)該該是同級(jí)驅(qū)動(dòng)動(dòng)）高級(jí)綜合設(shè)計(jì)的算法級(jí)級(jí)描述轉(zhuǎn)換為為RTL級(jí)描述核心：分配（（ALLOCATION））和調(diào)度（SCHEDULING））分配：給定性性能、面積/功耗條件下下，確定硬件件資源：執(zhí)行行單元、存儲(chǔ)儲(chǔ)器、控制器器、總線等，，產(chǎn)生數(shù)據(jù)通通道調(diào)度：確定這這些結(jié)構(gòu)的操操作次序根據(jù)控制流圖圖和調(diào)度中產(chǎn)產(chǎn)生的狀態(tài)信信息，利用傳傳統(tǒng)的RTL/邏輯綜合技術(shù)術(shù)綜合出控制制器部分目標(biāo)：找到代代價(jià)最小的硬硬件結(jié)構(gòu)，使使性能最佳綜合過(guò)程：輸入的行為描描述編譯中間數(shù)據(jù)結(jié)構(gòu)構(gòu)數(shù)據(jù)流綜合子子系統(tǒng)、控制制流綜合子系系統(tǒng)數(shù)據(jù)通道和控控制部分（RTL級(jí)網(wǎng)表）模模擬擬驗(yàn)證RTL兩級(jí)工藝映射射工藝相關(guān)的結(jié)結(jié)構(gòu)邏輯圖自動(dòng)生生成邏輯圖模模擬擬驗(yàn)證綜合系統(tǒng)組成成：編譯器、、模擬器、數(shù)數(shù)據(jù)流綜合子子系統(tǒng)、控制制流綜合子系系統(tǒng)、工藝映映射系統(tǒng)邏輯輯圖自動(dòng)生成成系統(tǒng)工藝映射：已已知工藝無(wú)關(guān)關(guān)的結(jié)構(gòu)描述述、目標(biāo)工藝藝及一組設(shè)計(jì)計(jì)約束，在滿滿足設(shè)計(jì)約束束條件下，在在物理域上實(shí)實(shí)現(xiàn)同一層次次的結(jié)構(gòu)描述述。（不丟結(jié)結(jié)構(gòu)信息，增增加工藝數(shù)據(jù)據(jù)）算法級(jí)不適用用，RTL級(jí)（宏單元）），邏輯級(jí)（（標(biāo)準(zhǔn)單元或或門陣單元、、FPGA、PLD等）綜合中的優(yōu)化化問(wèn)題（黑箱箱）：資源共共享、連接優(yōu)優(yōu)化、時(shí)鐘分分配等優(yōu)化化目目標(biāo)標(biāo)：：面面積積、、速速度度、、功功耗耗、、可可測(cè)測(cè)試試性性邏輯輯綜綜合合概念念：：由給給定定的的邏邏輯輯功功能能和和性性能能要要求求，，在在一一個(gè)個(gè)包包含含許許多多結(jié)結(jié)構(gòu)構(gòu)、、功功能能、、性性能能已已知知的的邏邏輯輯元元件件的的邏邏輯輯單單元元庫(kù)庫(kù)支支持持下下，，確確定定出出由由一一定定邏邏輯輯單單元元組組成成的的邏邏輯輯結(jié)結(jié)構(gòu)構(gòu)輸入入：：邏邏輯輯設(shè)設(shè)計(jì)計(jì)描描述述；；輸輸出出：：邏邏輯輯網(wǎng)網(wǎng)表表或或邏邏輯輯圖圖綜合合過(guò)過(guò)程程：：1.設(shè)設(shè)計(jì)計(jì)描描述述2.設(shè)設(shè)計(jì)計(jì)編編譯譯3.邏輯輯化化簡(jiǎn)簡(jiǎn)和和優(yōu)優(yōu)化化：：完完成成邏輯輯結(jié)結(jié)構(gòu)構(gòu)的的生生成成與與優(yōu)優(yōu)化化，滿滿足足系系統(tǒng)統(tǒng)邏邏輯輯功功能能的的要要求求。。4.利利用用給給定定的的邏邏輯輯單單元元庫(kù)庫(kù)進(jìn)進(jìn)行行工工藝藝映映射射，，對(duì)對(duì)生生成成的的邏邏輯輯網(wǎng)網(wǎng)絡(luò)絡(luò)進(jìn)進(jìn)行行元元件件配配置置，，進(jìn)進(jìn)而而估估算算速速度度、、面面積積、、功功耗耗，，進(jìn)進(jìn)行行邏邏輯輯結(jié)結(jié)構(gòu)構(gòu)的的性能能優(yōu)優(yōu)化化5.得得到到邏邏輯輯網(wǎng)網(wǎng)表表綜合合中中的的優(yōu)優(yōu)化化問(wèn)問(wèn)題題（（黑黑箱箱））：：優(yōu)化化目目標(biāo)標(biāo)：：面面積積、、速速度度、、功功耗耗、、可可測(cè)測(cè)試試性性可綜綜合合的的輸輸入入描描述述：：VHDL、、Verilog、、HardwareC邏輯輯模模擬擬邏輯輯模模擬擬的的基基本本概概念念：：將將邏邏輯輯設(shè)設(shè)計(jì)計(jì)輸輸入入到到計(jì)計(jì)算算機(jī)機(jī)，，用用軟軟件件方方法法形形成成硬硬件件的的模模型型，，給給定定輸輸入入波波形形，，利利用用模模型型算算出出各各節(jié)節(jié)點(diǎn)點(diǎn)和和輸輸出出端端的的波波形形，，判判斷斷正正確確否否主要要作作用用：：驗(yàn)驗(yàn)證證邏邏輯輯功功能能和和時(shí)時(shí)序序的的正正確確性性分類：根據(jù)據(jù)所模擬邏邏輯單元規(guī)規(guī)模的大小小寄存器傳輸輸級(jí)模擬：：總體操作作正確性功能塊級(jí)模模擬：加法法器、計(jì)數(shù)數(shù)器、存儲(chǔ)儲(chǔ)器等門級(jí)模擬：：基本邏輯輯單元：門門、觸發(fā)器器等開(kāi)關(guān)級(jí)模擬擬：晶體管管：后仿真真主要介紹功功能塊級(jí)和和門級(jí)邏輯輯模擬幾個(gè)概念什么是邏輯輯功能？輸輸入和輸出出之間的邏邏輯關(guān)系，，不考慮與與時(shí)間的關(guān)關(guān)系。舉例例：什么是時(shí)序序？考慮與與時(shí)間的關(guān)關(guān)系，輸入入和輸出之之間與與時(shí)間有關(guān)關(guān)系組合邏輯和和時(shí)序邏輯輯組合邏輯：：輸出只決決定于同一一時(shí)刻各輸輸入狀態(tài)的的組合，與與以前狀態(tài)態(tài)無(wú)關(guān)特點(diǎn)：輸入與與輸出間無(wú)反反饋途徑；電電路中無(wú)記憶憶單元時(shí)序邏輯電路路：輸出與輸輸入狀態(tài)有關(guān)關(guān)，還與系統(tǒng)統(tǒng)原先狀態(tài)有有關(guān)特點(diǎn)：輸入與與輸出間有反反饋途徑；電電路中有記憶憶單元邏輯模擬（續(xù)續(xù)）設(shè)計(jì)輸入方法法：邏輯綜合合的結(jié)果；原原理圖輸入；；邏輯描述語(yǔ)語(yǔ)言主要作用：驗(yàn)證邏輯功能能的正確性，，真值表（first-step）延遲模擬：時(shí)時(shí)序的正確性性，預(yù)先檢查查是否有尖峰峰、競(jìng)爭(zhēng)冒險(xiǎn)險(xiǎn)現(xiàn)象(secondstep)競(jìng)爭(zhēng)冒險(xiǎn)：從門的輸入到到輸出存在延延遲，不同門門的延遲不同同，不同通路路上的延遲不不同，引起電電路出現(xiàn)錯(cuò)誤誤的輸出舉例：兩個(gè)路徑在不不同時(shí)刻到達(dá)達(dá)：競(jìng)爭(zhēng)；輸輸出的干擾脈脈沖：冒險(xiǎn)主要環(huán)節(jié)：邏邏輯模擬模型型、設(shè)計(jì)輸入入、模擬算法法邏輯模擬模型型元件的延遲模模型和信號(hào)模模型元件的延遲模模型：檢查時(shí)時(shí)序關(guān)系、反反映競(jìng)爭(zhēng)和冒冒險(xiǎn)等現(xiàn)象；；調(diào)用的門單單元中已含有有不同延遲模模型信息零延遲：檢查查邏輯關(guān)系正正確性，組合合邏輯和同步步時(shí)序單位延遲：邏邏輯關(guān)系正確確性指定延遲：不不同元件或不不同的元件類類型指定不同同的延遲；指指定上升、下下降時(shí)間；尖尖峰分析最大-最小延延遲：分析競(jìng)競(jìng)爭(zhēng)慣性延遲：可可抑制尖峰連線延遲：加加到門延遲中中；門之間加加入延遲元件件等不同要求的邏邏輯模擬調(diào)用用不同的延遲遲信息快速模擬：驗(yàn)驗(yàn)證邏輯功能能單位延遲指定延遲最大或最小延延遲詳細(xì)模擬：檢檢查競(jìng)爭(zhēng)冒險(xiǎn)險(xiǎn)等情況雙延遲模型邏輯模擬模型型（續(xù)）信號(hào)模型：邏邏輯模擬中信信號(hào)的邏輯值值和信號(hào)強(qiáng)度度信號(hào)值:實(shí)際電路，邏邏輯狀態(tài)是0和1在邏輯模擬中中為了反映信信號(hào)狀態(tài)的過(guò)過(guò)渡過(guò)程，模模擬出競(jìng)爭(zhēng)冒冒險(xiǎn)，引入新新的狀態(tài)值三值模擬0，1，（不定態(tài)：記憶憶元件等未指指定的初始態(tài)態(tài)、不可預(yù)測(cè)測(cè)的振蕩態(tài)、、無(wú)關(guān)態(tài)等））真值表檢測(cè)靜態(tài)冒險(xiǎn)險(xiǎn)（靜態(tài)0冒險(xiǎn)險(xiǎn)和1冒險(xiǎn)））不能檢測(cè)動(dòng)態(tài)態(tài)冒險(xiǎn)邏輯模擬模型型（續(xù)）四值模擬0，1，，Z（高阻態(tài)：信號(hào)號(hào)與其源斷開(kāi)開(kāi)后的狀態(tài)，，如單向開(kāi)關(guān)關(guān)）真值表五值模擬、八八值模擬等，，但邏輯狀態(tài)態(tài)過(guò)多，模擬擬速度變慢邏輯模擬模型型（續(xù)）信號(hào)強(qiáng)度：處處理線連邏輯輯關(guān)系：多個(gè)個(gè)元件輸出信信號(hào)線直接相相連，匯集點(diǎn)點(diǎn)與信號(hào)的關(guān)關(guān)系信號(hào)強(qiáng)度：信信號(hào)驅(qū)動(dòng)能力力，高強(qiáng)度信信號(hào)占優(yōu)勢(shì)。。如果強(qiáng)度相等等信號(hào)值不同同，線連點(diǎn)強(qiáng)強(qiáng)度不變，信信號(hào)值未知。。邏輯描述邏輯圖輸入：：復(fù)雜電路（（專門的輸入入編輯工具））對(duì)綜合得到的的邏輯網(wǎng)表可可以直接模擬擬邏輯描述語(yǔ)言言：不同的邏邏輯模擬器不不同不同的設(shè)計(jì)層層次不同門級(jí)邏輯描述述：邏輯的詳詳細(xì)細(xì)節(jié)，門門、觸發(fā)器等等邏輯元件及及其相互連接接邏輯元件的描描述：類型、、功能、延遲遲、負(fù)載等連接關(guān)系：線線路圖可以嵌套，反反映層次關(guān)系系以GFLS系系統(tǒng)的描述語(yǔ)語(yǔ)言為例，NOT：A1＝(A)B1=(B)NAND：AB1=(A，B1)BA1=(B，A1)X=AXB(AB1，BA1)邏輯模擬算法法編譯方式和表表格驅(qū)動(dòng)方式式編譯方式將邏輯電路編編譯轉(zhuǎn)換成一一組指令代碼碼。元件按功功能編成子程序，，按相互間連連接關(guān)系以一一定順序?qū)⒆幼映绦蜻B成總的可可執(zhí)行程序。。元件的計(jì)算順順序編排輸入端為0級(jí)級(jí)，元件的級(jí)級(jí)數(shù)等于所有有前級(jí)元件最最大級(jí)數(shù)加1；不考慮延遲，，只能模擬組組合邏輯電路路和可忽略競(jìng)競(jìng)爭(zhēng)冒險(xiǎn)的同同步時(shí)序電路路邏輯模擬算法法（續(xù)）表格驅(qū)動(dòng)方式式將邏輯電路轉(zhuǎn)轉(zhuǎn)換成表格：：電路描述表表、元件類型型表；元件的扇入扇扇出表、信號(hào)號(hào)線表考慮延遲，可可模擬異步時(shí)時(shí)序采用面向事件件模擬：與VHDL模擬算法類似似，信號(hào)驅(qū)動(dòng)動(dòng)的是元件對(duì)于較大規(guī)模模的電路：高速邏輯模擬擬器：軟件硬硬件化，并行行處理，模擬擬速度提高1000倍電路模擬電路設(shè)計(jì)：根根據(jù)電路性能能確定電路結(jié)結(jié)構(gòu)和元件參參數(shù)，沒(méi)有自動(dòng)設(shè)計(jì)計(jì)軟件設(shè)計(jì)人員根據(jù)據(jù)電路性能要要求，初步確確定電路結(jié)構(gòu)構(gòu)和元件參數(shù)數(shù)，利用電路路模擬軟件進(jìn)進(jìn)行模擬分析析，判斷修改改電路模擬：根據(jù)電路的拓拓?fù)浣Y(jié)構(gòu)和元元件參數(shù)將電電路問(wèn)題轉(zhuǎn)換換成適當(dāng)?shù)臄?shù)數(shù)學(xué)方程并求求解，根據(jù)計(jì)計(jì)算結(jié)果檢驗(yàn)驗(yàn)電路設(shè)計(jì)的的正確性模擬對(duì)象：元元件優(yōu)點(diǎn)：不需實(shí)際元件件、可作各種種模擬甚至破破壞性模擬電路模擬（續(xù)續(xù)）在集成電路設(shè)設(shè)計(jì)中起的作作用：版圖設(shè)計(jì)前的的電路設(shè)計(jì)，，保證電路正正確(包括電電路結(jié)構(gòu)和元元件參數(shù))有單元庫(kù)支持持：?jiǎn)卧孪认冉?jīng)過(guò)電路模模擬無(wú)單元庫(kù)支持持的全定制設(shè)設(shè)計(jì)：由底向向上，首先對(duì)對(duì)單元門電路路進(jìn)行電路設(shè)設(shè)計(jì)、電路模模擬，依此進(jìn)進(jìn)行版圖設(shè)計(jì)計(jì)，直至整個(gè)個(gè)電路后仿真：考慮慮了寄生參數(shù)數(shù)，由電路模模擬預(yù)測(cè)電路路性能典型軟件：SPICE、、HSPICE以SPICE為例電路模擬的基基本功能軟件基本結(jié)構(gòu)構(gòu)電路描述電路模擬的基基本功能可處理的元器器件：電阻、電容、、電感、互感感、獨(dú)立電流流源、電壓源源、傳輸線、、四種受控源源、四種器件件（二極管、、雙極管、結(jié)結(jié)型場(chǎng)效應(yīng)管管、MOS）等可完成的分析析功能：直流分析：典典型的是求解解直流轉(zhuǎn)移特特性(.DC)，輸入加掃描電電壓或電流，，求輸出和其其他節(jié)點(diǎn)（元元件連接處））電壓或支路路電流；還有有.TF、.OP、.SENSE交流分析(.AC)：以頻率為變變量，在不同同的頻率上求求出穩(wěn)態(tài)下輸輸出和其他節(jié)節(jié)點(diǎn)電壓或支支路電流的幅幅值和相位。。噪聲分析和和失真分析瞬態(tài)分析(.TRAN)：以時(shí)間為為變量，輸入入加隨時(shí)間變變化的信號(hào)，，計(jì)算輸出和和其節(jié)點(diǎn)電壓壓或支路電流流的瞬態(tài)值。。溫度特性分析析(.TEMP)：不同溫度度下進(jìn)行上述述分析，求出出電路的溫度度特性電路模擬擬軟件的的基本結(jié)結(jié)構(gòu)五部分組組成：輸輸入處理理、元器器件模型型處理、、建立電電路方程程、方程程求解和和輸出處處理電路模擬擬軟件的的基本結(jié)結(jié)構(gòu)輸入處理理：主要要完成對(duì)對(duì)輸入文文件進(jìn)行行編譯，，詞法語(yǔ)語(yǔ)法檢查查、存儲(chǔ)儲(chǔ)輸入數(shù)數(shù)據(jù)、其其他（元元件預(yù)處處理等））模型處理理：元器器件的數(shù)數(shù)學(xué)模型型：用數(shù)數(shù)學(xué)公式式描述器器件的電電流電壓壓特性、、與物理理參數(shù)和和工藝參參數(shù)的關(guān)關(guān)系主要是非非線性元元件的模模型：如如MOS、、BJT、二極管等等這些模型型編入模模型庫(kù)，，可調(diào)用用；也可可自行定定義后加加入模型庫(kù)庫(kù)電路模擬擬的精度度：模型型精度、、參數(shù)選選取電路模擬擬軟件的的基本結(jié)結(jié)構(gòu)（續(xù)續(xù)）建立電路路方程根據(jù)電路路結(jié)構(gòu)、、元件參參數(shù)、分分析要求求，建立立方程依據(jù)的基基本原理理是歐姆姆定律和和基爾霍霍夫定律律（解釋釋）建立的方方法很多多，以節(jié)節(jié)點(diǎn)法為為例方程求解解數(shù)值解法法：線性性代數(shù)方方程組解解法、非非線性方方程組解解法、常微分方方程組解解法線性電路路的直流流分析：：選主元元的高斯斯消去法法或LU分解法非線性電電路的直直流分析析：對(duì)非非線性元元件進(jìn)行行線性化化處理，，迭代方法法交流分析析：線性性電路、、非線性性電路，，處理同同上瞬態(tài)分析析：常微微分方程程組，通通過(guò)數(shù)值值積分轉(zhuǎn)轉(zhuǎn)換輸出處理理：選擇輸出出內(nèi)容和和輸出方方式（表表格和曲曲線）電路描述述較大規(guī)模模電路，，一般用用電路圖輸輸入，相應(yīng)的的編譯程程序轉(zhuǎn)換換為電路路描述語(yǔ)語(yǔ)言再進(jìn)進(jìn)行模擬擬。電路描述述語(yǔ)言：描述電電路結(jié)構(gòu)構(gòu)、元件件參數(shù)、、器件模模型、電電路運(yùn)行行環(huán)境、、分析類類型和輸輸出要求求等電路描述述前首先先要畫(huà)好好電路圖圖，節(jié)點(diǎn)點(diǎn)編號(hào)（（接地節(jié)節(jié)點(diǎn)零號(hào)號(hào)，其他他正整數(shù)數(shù)）SPICE的描述語(yǔ)語(yǔ)言：電路拓?fù)鋼洌ňW(wǎng)表表）采用模型型（元件件屬性））仿真內(nèi)容容控制電路描述述舉例CMOSINVERTERDCTRANS.CHARACTERISTICSVCC205VIN10M13122MOD1L=2UW=18UM23100MOD2L=2UW=10U.MODELMOD1PMOSLEVEL=3VTO=1NSUB=2E15UO=166.MODELMOD2NMOSLEVEL=3VTO=1NSUB=2E15UO=550.DCVIN050.1.PLOTDCV(3).END元件語(yǔ)語(yǔ)句：：元件名名與與之之相連連的節(jié)節(jié)點(diǎn)號(hào)號(hào)（D，G，S，G）元件參參數(shù)(模型型名，，模型型語(yǔ)句句與元元件語(yǔ)語(yǔ)句分分開(kāi))相比與與SPICE，HSPICE特點(diǎn)快速收收斂；；具有多多種精精確的的器件件模型型；采用層層次化化方法法命名名節(jié)點(diǎn)點(diǎn)；可以為為多種種分析析類型型輸出出波形形圖；；可以依依據(jù)電電路性性能要要求和和測(cè)量量數(shù)據(jù)據(jù)進(jìn)行行參數(shù)優(yōu)優(yōu)化，自動(dòng)動(dòng)產(chǎn)生生模型型參數(shù)數(shù)和元元器件件值；；具有良良好的的建立立單元元庫(kù)的的功能能；可以進(jìn)進(jìn)行統(tǒng)統(tǒng)計(jì)容容差分分析，，分析析元件件及模模型參參數(shù)變變化對(duì)對(duì)電路路性能能的影影響；；允許Monto-Carlo分析，，支持持最壞壞情況況(worse-case)設(shè)計(jì)計(jì)PSPICE特點(diǎn)點(diǎn)允許許用用戶戶改改變變內(nèi)內(nèi)建建器器件件模模型型模擬擬A/DD/A靈活活MC模擬擬作業(yè)業(yè)：：1.試試述述面面向向事事件件的的模模擬擬算算法法的的基基本本思思路路。。2.列列出出邏邏輯輯模模擬擬中中的的主主要要延延遲遲模模型型，，并并給給出出簡(jiǎn)簡(jiǎn)單單說(shuō)說(shuō)明明。。3.用用SPICE模擬擬軟軟件件模模擬擬一一個(gè)個(gè)E/DNMOS反相相器器的的直直流流輸輸出出特特性性，，請(qǐng)請(qǐng)寫(xiě)寫(xiě)出出相相應(yīng)應(yīng)的的輸輸入入文文件件。。時(shí)序序分分析析邏輯輯模模擬擬的的基基本本單單元元是是門門或或功功能能塊塊，，一一定定程程度度上上反反映映競(jìng)競(jìng)爭(zhēng)爭(zhēng)、、冒冒險(xiǎn)險(xiǎn)等等現(xiàn)現(xiàn)象象，，模模擬擬速速度度比比SPICE快快三三個(gè)個(gè)量量級(jí)級(jí)，，但但精精度度不不夠夠，，各各節(jié)節(jié)點(diǎn)點(diǎn)電電流流、、電電壓壓不不知知電路路模模擬擬的的基基本本單單元元是是晶晶體體管管、、電電阻阻、、電電容容等等元元器器件件，，可可以以較較精精確確地地獲獲得得電電路路中中各各節(jié)節(jié)點(diǎn)點(diǎn)的的電電壓壓或或電電流流，，但但對(duì)對(duì)于于較較大大的的電電路路，，很很多多的的迭迭代代求求解解需需要要很很大大的的存存儲(chǔ)儲(chǔ)空空間間和和很很長(zhǎng)長(zhǎng)的的計(jì)計(jì)算算時(shí)時(shí)間間時(shí)序序分分析析介介于于兩兩者者之之間間，，可可提提供供詳詳細(xì)細(xì)的的波波形形和和時(shí)時(shí)序序關(guān)關(guān)系系，，比比SPICE快快二二個(gè)個(gè)量量級(jí)級(jí)，，精精度度低低10%，，但但比比帶帶延延遲遲的的邏邏輯輯模模擬擬要要高高得得多多器件件級(jí)級(jí)時(shí)時(shí)序序分分析析：：基本本原原理理：：簡(jiǎn)簡(jiǎn)化化了了器器件件模模型型，，采采用用查查表表技技術(shù)術(shù)，，關(guān)關(guān)鍵鍵電電學(xué)學(xué)量量與與工工作作條條件件的的關(guān)關(guān)系系以以表表格格形形式式反反映映算法法上上：：?jiǎn)螁尾讲降?，，不不求求解解?lián)聯(lián)立立方方程程，，超超松松弛弛牛牛頓頓迭迭代代法法加加速速收收斂斂混合合模模擬擬：：結(jié)結(jié)合合三三者者特特點(diǎn)點(diǎn)，，對(duì)對(duì)影影響響電電路路性性能能的的關(guān)關(guān)鍵鍵部部分分進(jìn)進(jìn)行行電電路路模模擬擬，，其其他他部部分分用用邏邏輯輯模模擬擬和和時(shí)時(shí)序序分分析析版圖圖設(shè)設(shè)計(jì)計(jì)的的CAD工工具具版圖圖設(shè)設(shè)計(jì)計(jì)：：根據(jù)據(jù)電電路路功功能能和和性性能能要要求求及及工工藝藝限限制制（（線線寬寬、、間間距距等等）），，設(shè)設(shè)計(jì)計(jì)掩掩膜膜版版圖圖輸入入：：可可以以是是原原理理圖圖、、網(wǎng)網(wǎng)表表；；可可以以直直接接編編輯輯版版圖圖輸出出：：版版圖圖版圖設(shè)計(jì)的重重要性：電路功能和性性能的物理實(shí)實(shí)現(xiàn)尺寸減小后，，連線延遲直直接決定芯片片速度。布線線方案、從而而布局方案很很重要——芯芯片面積、、速度版圖設(shè)計(jì)的目目標(biāo)：連線全部實(shí)現(xiàn)現(xiàn)，芯片面積積最小，性能能優(yōu)化（連線線總延遲最小?。〤AD工具分類（按按工作方式分分）：自動(dòng)設(shè)設(shè)計(jì)、半自動(dòng)動(dòng)設(shè)計(jì)、人工工設(shè)計(jì)；版圖圖驗(yàn)證與檢查查用的大多是啟啟發(fā)式算法版圖的自動(dòng)設(shè)設(shè)計(jì)概念：通過(guò)CAD軟件，，將邏輯描述述自動(dòng)轉(zhuǎn)換成成版圖描述成熟的自動(dòng)版版圖設(shè)計(jì)包括括基于門陣列列、標(biāo)準(zhǔn)單元元、PLA的的布圖系統(tǒng)，，BBL布圖圖系統(tǒng)也在發(fā)發(fā)展中典型的ICCAD軟件件，如Cadence、、Mentor、Compass、、Panda等設(shè)計(jì)系統(tǒng)統(tǒng)中都有自動(dòng)動(dòng)版圖設(shè)計(jì)功功能自動(dòng)版圖設(shè)計(jì)計(jì)過(guò)程自動(dòng)版圖設(shè)計(jì)計(jì)過(guò)程（續(xù)））邏輯劃分概念：功能劃劃分原則：功能塊塊面積和端子子數(shù)滿足要求求，使功能塊塊數(shù)目或總的的外連接數(shù)最最小基本思想：連連接度大的元元件放在同一一功能塊中劃分算法：簡(jiǎn)簡(jiǎn)單連接度法法、分配法、、Lin法等布局規(guī)劃布局規(guī)劃：根根據(jù)電路網(wǎng)表表、估計(jì)的芯芯片的大體面面積和形狀、、各功能塊的的大體形狀面面積、功能塊塊的數(shù)目、輸輸入/輸出數(shù)數(shù)目等，對(duì)設(shè)設(shè)計(jì)的電路進(jìn)進(jìn)行物理劃分和預(yù)預(yù)布局。先進(jìn)行初始始規(guī)劃（initializefloorplan）），產(chǎn)生輸入/輸輸出行，單元元區(qū)行以及布布線網(wǎng)格等，，然后進(jìn)行行行調(diào)整、芯片片面積調(diào)整、、布線網(wǎng)格調(diào)調(diào)整，并進(jìn)行行預(yù)布局，初初步確定各功功能塊的形狀狀面積及相對(duì)對(duì)位置、I/O位置以及芯片片形狀尺寸，，而且可以從從總體上考慮慮電源、地線線、數(shù)據(jù)通道道分布（datapathplan）自動(dòng)布局布局概概念：：按電路路功能能、性性能、、幾何何要求求，放放置各各部件件目標(biāo)：：芯片面面積最最小、、性能能優(yōu)化化過(guò)程：：初始布布局、、布局局迭代代改善善初始布布局：：?jiǎn)卧x擇擇：與與已安安置單單元連連接度度最大大的單單元；；向前前看U步單元安安置：：選擇擇與已已安置置單元元距離離最短短的位位置作作為選選出單單元的的安置置位置置（連線線長(zhǎng)度度計(jì)算算方法法：最小生生成樹(shù)樹(shù)；最最小斯斯坦納納樹(shù)；；最小小鏈；；最小小矩形形半周周長(zhǎng)））布局迭迭代：：選擇擇一個(gè)個(gè)單元元或單單元集集，將將位置置與候候選位位置交交換，，對(duì)新新布局局計(jì)算算判斷斷判斷標(biāo)標(biāo)準(zhǔn)：：連線線總長(zhǎng)長(zhǎng)度、、布線線均勻勻性自動(dòng)布布線概念：：滿足足工藝藝規(guī)則則、布布線層層數(shù)限限制、、線寬寬、線線間距距限制制和各各線網(wǎng)網(wǎng)可靠靠絕緣緣等，，根據(jù)據(jù)電路路的連連接關(guān)關(guān)系進(jìn)進(jìn)行連連線，，100%連通通，使使芯片片面積積最小小布線質(zhì)質(zhì)量評(píng)評(píng)價(jià)：：布通率率100%布線面面積最最小布線總總長(zhǎng)度度最小小通孔數(shù)數(shù)少（（解釋釋）布線均均勻布線算算法面向線線網(wǎng)的的算法法：先定線線網(wǎng)的的布線線順序序，每每次布布一個(gè)個(gè)線網(wǎng)網(wǎng)，達(dá)達(dá)到當(dāng)當(dāng)前最最優(yōu)或或準(zhǔn)優(yōu)優(yōu)問(wèn)題：：存儲(chǔ)儲(chǔ)量大大，難難以布布線網(wǎng)網(wǎng)多、、布線線密度度大的的情況況線網(wǎng)定定序法法：短短線法法、干干擾度度法典型布布線算算法：：李氏氏法、、線探探索法法等（（解釋釋）面向布布線區(qū)區(qū)的算算法：：并行算算法，，整體體規(guī)劃劃，在在布線線區(qū)達(dá)達(dá)到總總體最最優(yōu)或或準(zhǔn)優(yōu)優(yōu)；但但對(duì)通通道形形狀有有一定定要求求，適適應(yīng)性性較差差過(guò)程：：總體布布線：：通道道劃分分和線線網(wǎng)分分配線網(wǎng)分分配：：依據(jù)據(jù)通道道容量量、布布線密密度；；詳細(xì)布布線（（通道道布線線）：：對(duì)對(duì)分配配到通通道區(qū)區(qū)底線線網(wǎng)網(wǎng)確確定在在通道道區(qū)的的具體體位置置自動(dòng)設(shè)設(shè)計(jì)很很大程程度上上受限限于近近似算算法與與版圖圖結(jié)構(gòu)構(gòu)可作人人工調(diào)調(diào)整：：未布布的單單元、、線、、布線線過(guò)密密處可作壓壓縮處處理布局布布線算算法的的發(fā)展展時(shí)延驅(qū)驅(qū)動(dòng)算算法0.8微米米工藝藝：連連線延延遲與與門延延遲已已經(jīng)相相當(dāng)對(duì)深亞亞微米米電路路，布布圖優(yōu)優(yōu)化目目標(biāo)由由芯片片面積積最小小，調(diào)調(diào)整到到連線線總延延遲最最小，，性能能優(yōu)化化，布布圖中中引入入時(shí)延延模型型、時(shí)時(shí)延分分析：：多層布布線算算法版圖的的半自自動(dòng)設(shè)設(shè)計(jì)：：符號(hào)號(hào)式版版圖設(shè)設(shè)計(jì)用符號(hào)號(hào)進(jìn)行行版圖圖輸入入，通通過(guò)自自動(dòng)轉(zhuǎn)轉(zhuǎn)換程程序轉(zhuǎn)轉(zhuǎn)換（（壓縮縮功能能）；；可不不考慮慮設(shè)計(jì)計(jì)規(guī)則則版圖的的人工工設(shè)計(jì)計(jì)用于底底層單單元設(shè)設(shè)計(jì)、、單元元庫(kù)單單元設(shè)設(shè)計(jì)、、模擬擬電路路設(shè)計(jì)計(jì)等方方面進(jìn)行行版版圖圖輸輸入入編編輯輯，，考考慮慮設(shè)設(shè)計(jì)計(jì)規(guī)規(guī)則則版圖圖檢檢查查與與驗(yàn)驗(yàn)證證原因因：：人人工工介介入入、、版版圖圖引引入入物物理理因因素素包括括：：DRC、、ERC、、LVS、、后后仿仿真真版圖圖檢檢查查與與驗(yàn)驗(yàn)證證（（續(xù)續(xù)））DRC：：設(shè)計(jì)計(jì)規(guī)規(guī)則則檢檢查查（（最最小小線線寬寬、、最最小小圖圖形形間間距距、、最最小小接接觸觸孔孔尺尺寸寸、、柵柵和和源源漏漏區(qū)區(qū)的的最最小小交交疊疊等等））實(shí)現(xiàn)現(xiàn)：：通通過(guò)過(guò)圖圖形形計(jì)計(jì)算算（（線線和和線線間間的的距距離離計(jì)計(jì)算算））DRC軟件件用戶戶：：編編寫(xiě)寫(xiě)DRC文件件，，給給出出設(shè)設(shè)計(jì)計(jì)規(guī)規(guī)則則ERC：：檢查查電電學(xué)學(xué)規(guī)規(guī)則則，，檢檢測(cè)測(cè)出出沒(méi)沒(méi)有有電電路路意意義義的的連連接接錯(cuò)錯(cuò)誤誤，，（（短短路路、、開(kāi)開(kāi)路路、、孤孤立立布布線線、、非非法法器器件件等等）），，介介于于設(shè)設(shè)計(jì)計(jì)規(guī)規(guī)則則與與行行為為級(jí)級(jí)分分析析之之間間，，不不涉涉及及電電路路行行為為實(shí)現(xiàn)現(xiàn)：：提提取取版版圖圖網(wǎng)網(wǎng)表表，，ERC軟件件網(wǎng)表表提提取取工工具具：：邏邏輯輯連連接接復(fù)復(fù)原原版圖圖檢檢查查與與驗(yàn)驗(yàn)證證（（續(xù)續(xù)））LVS：：網(wǎng)表表一一致致性性檢檢查查概念念：：從從版版圖圖提提取取出出的的電電路路網(wǎng)網(wǎng)表表與與從從原原理理圖圖得得到到的的網(wǎng)網(wǎng)表表進(jìn)進(jìn)行行比比較較，，檢檢查查兩兩者者是是否否一一致致。。作用用與與特特點(diǎn)點(diǎn)：：主主要要用用于于保保證證進(jìn)進(jìn)行行電電路路功功能能和和性性能能驗(yàn)驗(yàn)證證之之前前避避免免物物理理設(shè)設(shè)計(jì)計(jì)錯(cuò)錯(cuò)誤誤。。可以以檢檢查查出出ERC無(wú)法法檢檢查查出出的的設(shè)設(shè)計(jì)計(jì)錯(cuò)錯(cuò)誤誤，，也也可可以以實(shí)實(shí)現(xiàn)現(xiàn)錯(cuò)錯(cuò)誤誤定定位位實(shí)現(xiàn)現(xiàn)：：網(wǎng)網(wǎng)表表提提取取，，LVS軟件版圖檢查查與驗(yàn)證證（續(xù)））后仿真：：考慮版圖圖引入的的寄生量量的影響響，進(jìn)行行后仿真真，保證證版圖能能滿足電電路功能能和性能能的要求求后仿真對(duì)對(duì)象參數(shù)提取取程序提提取出實(shí)實(shí)際版圖圖參數(shù)和和寄生電電阻、寄寄生電容容等寄生生參數(shù)，，進(jìn)一步步生成帶帶寄生參參數(shù)的器器件級(jí)網(wǎng)網(wǎng)表提取得到到寄生參參數(shù)文件件和單元元延遲文文件結(jié)合合，通過(guò)過(guò)延遲計(jì)計(jì)算器生生成一個(gè)個(gè)延遲文文件，把把該延遲遲文件反反標(biāo)（back-annotation））到網(wǎng)表中中通過(guò)參數(shù)數(shù)提取直直接得到到一個(gè)與與路徑延延遲相關(guān)關(guān)的延遲遲文件，，進(jìn)行反反標(biāo)后仿真（（續(xù)）軟件支持持：數(shù)字電路路對(duì)提取出出的帶寄寄生參數(shù)數(shù)的器件件級(jí)網(wǎng)表表進(jìn)行開(kāi)開(kāi)關(guān)級(jí)模模擬或SPICE模擬實(shí)現(xiàn)現(xiàn)；大規(guī)模的的電路，，用時(shí)序序分析找找到關(guān)鍵鍵路徑，，對(duì)關(guān)鍵鍵路徑進(jìn)進(jìn)行SPICE模擬；由提取得得到的延延遲文件件反標(biāo)到到門級(jí)網(wǎng)網(wǎng)表，進(jìn)進(jìn)行相應(yīng)應(yīng)的仿真真（如Verilog門級(jí)仿真真等）。。模擬電路路SPICE模擬提取取出的帶帶寄生量量的器件件級(jí)網(wǎng)表表制版專用制版版設(shè)備：：光學(xué)圖圖形發(fā)生生器、電電子束制制版機(jī)基本原理理：光學(xué)圖形形發(fā)生器器：光闌闌位置和和尺寸可可變，一一般是矩矩形的，，作用在在涂膠的的鉻版上上；版圖圖圖形分分割成矩矩形，并并進(jìn)行排排序，這這些數(shù)據(jù)據(jù)控制光光闌的尺尺寸和位位置的變變化電子束制制版機(jī)：：控制電電子束的的掃描進(jìn)進(jìn)行暴光光制版分辨辨率高，，適合小小尺寸電電路制版版CAD軟件生成成的版圖圖數(shù)據(jù)需需通過(guò)一一定接口口程序轉(zhuǎn)轉(zhuǎn)換成制制版設(shè)備備的輸入入格式，，才能用用于制版版版圖數(shù)據(jù)據(jù)交換格格式通用格式式：GDSII、CIF、、EDIFGDSII：二進(jìn)制流流，占空空間少，，但可讀讀性差CIF：：可讀性強(qiáng)強(qiáng)，用文文本命令令表示掩掩膜分層層和圖形形，有圖圖樣調(diào)用用功能，，可進(jìn)行行層次性性描述。。舉例：：LCPB長(zhǎng)寬中中心點(diǎn)點(diǎn)方向向B6025304011；器件模擬擬集成電路路的基礎(chǔ)礎(chǔ)是器件件，但目目前不能能從電學(xué)學(xué)性能和和工藝水水平自動(dòng)動(dòng)設(shè)計(jì)器器件，只只能進(jìn)行行模擬分分析器件模擬概念念：給定器件結(jié)構(gòu)構(gòu)和摻雜分布布，采用數(shù)值值方法直接求求解器件的基基本方程，得得到DC、AC、、瞬態(tài)特性和某某些電學(xué)參數(shù)數(shù)器件模擬作用用：結(jié)構(gòu)、工藝參參數(shù)對(duì)器件性性能的影響———性能預(yù)測(cè)測(cè)物理機(jī)制研究究：分析無(wú)法法或難以測(cè)量量的器件性能能可為SPICE模擬提供模型型參數(shù)與工藝模擬集集成可直接分分析工藝條件件對(duì)器件性能能的影響器件模擬軟件支持：一一維、二維、、三維TMAMEDICI、、SILVACO、ISE、CADDETH、、PISCES、DAVANCI以MEDICI為例基本原理基本方程：泊泊松方程、電電子和空穴連連續(xù)性方程、、熱擴(kuò)散方程程、電子和空空穴的漂移/擴(kuò)散方程（（能量輸運(yùn)方方程）;求求解基本本量：,N,P,Tn,Tp,T偏微分方程，，進(jìn)行離散化化，網(wǎng)格劃分分（影響精度度和速度）;離散后后得到非線性性方程組，用用Newton法、Gummel法等方法求解解所用模型器件模擬基本功能可處理的器件件類型：二極極管、BJT、MOS、多層結(jié)構(gòu)、光光電器件、可可編程器件等等可模擬的材料料：多種，不不限于硅、二二氧化硅可完成的電學(xué)學(xué)分析：DC、AC、、瞬態(tài)、熱載流流子、光電等等等可獲得的電學(xué)學(xué)特性和電參參數(shù)端特性：I-V；電容-V等內(nèi)部特性：濃濃度分布、電電勢(shì)電場(chǎng)分布布等電參數(shù)：閾值值電壓、亞閾閾斜率、薄層層電阻等器件模擬輸入文件用戶與軟件的的接口器件結(jié)構(gòu)（包包括電極）材料摻雜選用模型與算算法計(jì)算內(nèi)容輸出舉例工藝模擬實(shí)驗(yàn)流片來(lái)確確定工藝參數(shù)數(shù)，周期長(zhǎng)，，成本高，工工藝模擬可改改善這一問(wèn)題題工藝模擬概念念：對(duì)工藝過(guò)程建建立數(shù)學(xué)模型型，在某些已已知工藝參數(shù)數(shù)的情況下，，對(duì)工藝過(guò)程程進(jìn)行數(shù)值求求解，計(jì)算經(jīng)經(jīng)過(guò)該工序后后的雜質(zhì)濃度分布布、結(jié)構(gòu)特性變化化（厚度和寬度度變化）或應(yīng)力變化（氧化、薄膜膜淀積、熱過(guò)過(guò)程等引起））。作用優(yōu)化工藝流程程、工藝條件件；預(yù)測(cè)工藝參數(shù)數(shù)變化對(duì)工藝藝結(jié)果的影響響縮短加工周期期，提高成品品率軟件支持：SUPREM；SUPREM-IV：二維工藝模擬基本內(nèi)容可處理的工藝藝過(guò)程：離子子注入、預(yù)淀淀積、氧化、、擴(kuò)散、外延延、低溫淀積積、光刻、腐腐蝕等高溫過(guò)程：雜雜質(zhì)分布；氧氧化、外延還還需考慮厚度度變化、界面面移動(dòng)非高溫過(guò)程：：結(jié)構(gòu)變化，，（除離子注注入）可處理多層結(jié)結(jié)構(gòu)，可處理理的材料：?jiǎn)螁尉Ч琛⒍嗑ЬЧ?、二氧化化硅、氮化硅硅、氮化氧硅硅、鈦及鈦硅硅化物、鎢及及鎢硅化物、、光刻膠、鋁鋁等可摻雜的雜質(zhì)質(zhì)：硼、磷、、砷、銻、鎵鎵、銦、鋁工藝模型輸出：厚度、、雜質(zhì)分布、、電參數(shù)（薄薄層電阻、電電導(dǎo)率等）工藝模擬輸入文件結(jié)構(gòu)說(shuō)明語(yǔ)句句參數(shù)語(yǔ)句工序語(yǔ)句算法語(yǔ)句輸出語(yǔ)句注釋語(yǔ)句舉例ICCAT技術(shù)測(cè)試目的：加加工過(guò)程中電電路篩選，用用戶驗(yàn)收產(chǎn)生錯(cuò)誤的原原因：芯片加工過(guò)程程中的物理故故障（信號(hào)線線開(kāi)路、短路路）使用條件或環(huán)環(huán)境引起的故故障（器件老老化、環(huán)境溫溫度、濕度變變化或光、射射線等的干擾擾）故障處理冗余技術(shù)故障障檢檢測(cè)測(cè)和和定定位位：：通通過(guò)過(guò)加加測(cè)測(cè)試試向向量量，，觀觀察察輸輸出出結(jié)結(jié)果果，，判判斷斷測(cè)試試問(wèn)問(wèn)題題：：測(cè)測(cè)試試向向量量生生成成、、故故障障診診斷斷（（檢檢測(cè)測(cè)和和定定位位））、、可可測(cè)測(cè)性性設(shè)設(shè)計(jì)計(jì)在建建立立故故障障模模型型的的基基礎(chǔ)礎(chǔ)上上，，生生成成測(cè)測(cè)試試向向量量利利用用故故障障模模擬擬器器，，計(jì)計(jì)算算測(cè)測(cè)試試向向量量的的故故障障覆覆蓋蓋率率，，根根據(jù)據(jù)獲獲得得的的故故障障辭辭典典進(jìn)進(jìn)行行故故障障定定位位對(duì)于于一一些些難難測(cè)測(cè)故故障障進(jìn)進(jìn)行行可可測(cè)測(cè)性性設(shè)設(shè)計(jì)計(jì)，，使使測(cè)測(cè)試試生生成成和和故故障障診診斷斷比比較較容容易易實(shí)實(shí)現(xiàn)現(xiàn)，，故障障模模型型固定定型型：：元元件件的的某某個(gè)個(gè)輸輸入入、、輸輸出出端端被被固固定定在在邏邏輯輯0(s-a-0)或邏邏輯輯1(s-a-1)，，不改改變變拓拓?fù)鋼錁蚪咏庸使收险希海憾潭搪仿罚煽赡苣芨母淖冏冞夁壿嬢嬯P(guān)關(guān)系系開(kāi)路路故故障障如果果固固定定型型故故障障的的覆覆蓋蓋率率達(dá)達(dá)到到90%以以上上，，測(cè)測(cè)試試向向量量集集可可用用于于檢檢測(cè)測(cè)其其他他類類型型的的故故障障。。典型型的的測(cè)測(cè)試試向向量量自自動(dòng)動(dòng)生生成成系系統(tǒng)統(tǒng)幾幾乎乎都都是是采采用用固固定定型型故故障障模模型型。。測(cè)試試向向量量生生成成概念念：：考