常用時(shí)序電路設(shè)計(jì)

會(huì)計(jì)學(xué)1常用時(shí)序電路設(shè)計(jì)D觸發(fā)器設(shè)計(jì)上升沿觸發(fā)的D觸發(fā)器異步復(fù)位上升沿觸發(fā)的D觸發(fā)器異步置位上升沿觸發(fā)的D觸發(fā)器異步復(fù)位和置位上升沿觸發(fā)的D觸發(fā)器同步復(fù)位上升沿觸發(fā)的D觸發(fā)器同步置位上升沿觸發(fā)的D觸發(fā)器帶異步復(fù)位和時(shí)鐘使然、上升沿觸發(fā)的D觸發(fā)器第1頁(yè)/共39頁(yè)上升沿觸發(fā)的D觸發(fā)器參考設(shè)計(jì)必須滿足數(shù)據(jù)建立時(shí)間和保持時(shí)間/******************************************\

上升沿觸發(fā)的D觸發(fā)器參考設(shè)計(jì)\******************************************/moduled_flipflop_1(d,cp,q);inputd,cp;outputq;regq;always@(posedgecp)beginq<=d;endendmodule

第2頁(yè)/共39頁(yè)/******************************************\

異步復(fù)位、上升沿觸發(fā)的D觸發(fā)器\******************************************/moduled_flipflop_2(d,cp,reset,q);inputd,cp,reset;outputq;regq;always@(posedgecpornegedgereset)begin if(reset==1’b0) q<=1’b0; else q<=d;endendmodule

異步復(fù)位、上升沿觸發(fā)的D觸發(fā)器第3頁(yè)/共39頁(yè)異步置位、上升沿觸發(fā)的D觸發(fā)器/******************************************\

異步置位、上升沿觸發(fā)的D觸發(fā)器\******************************************/moduled_flipflop_3(d,cp,set,q);inputd,cp,set;outputq;regq;always@(posedgecpornegedgeset)begin if(set==1’b0) q<=1’b1; else q<=d;endendmodule

第4頁(yè)/共39頁(yè)異步復(fù)位和置位、上升沿觸發(fā)的D觸發(fā)器/******************************************\

異步復(fù)位和置位、上升沿觸發(fā)的D觸發(fā)器\******************************************/moduled_flipflop_4（d,cp,set,reset,q);inputd,cp,reset,set;outputq;regq;always@(posedgecpornegedgeresetornegedgeset)begin if(reset==1’b0)q<=1’b0; elseif(set==1’b0)q<=1’b1; elseq<=d;endendmodule

第5頁(yè)/共39頁(yè)同步復(fù)位、上升沿觸發(fā)的D觸發(fā)器/******************************************\

同步復(fù)位、上升沿觸發(fā)的D觸發(fā)器\******************************************/moduled_flipflop_5（d,cp,reset,q);inputd,cp,reset;outputq;regq;always@(posedgecp)begin if(reset==1’b0) q<=1’b0; else q<=d;endendmodule第6頁(yè)/共39頁(yè)同步置位、上升沿觸發(fā)的D觸發(fā)器/******************************************\

同步置位、上升沿觸發(fā)的D觸發(fā)器\******************************************/moduled_flipflop_6（d,cp,set,q);inputd,cp,set;outputq;regq;always@(posedgecp)begin if(pset==1’b0) q<=1’b1; else q<=d;endendmodule第7頁(yè)/共39頁(yè)/******************************************\異步復(fù)位和時(shí)鐘使然、上升沿觸發(fā)的D觸發(fā)器\******************************************/moduledff_3（data,clk,en,reset，q);inputdata,clk,reset,en;outputq;regq;always@(posedgeclkornegedgereset)begin if(reset==1’b0)q<=1’b0; elseif(en==1’b1) q<=data;endendmodule

異步復(fù)位和時(shí)鐘使然、上升沿觸發(fā)的D觸發(fā)器第8頁(yè)/共39頁(yè)

ShiftRegister移位寄存器是一種在時(shí)鐘脈沖的作用下，將寄存器中的數(shù)據(jù)按位移動(dòng)的邏輯電路。主要功能：串并轉(zhuǎn)換串行輸入串行輸出串行輸入并行輸出并行輸入串行輸出第9頁(yè)/共39頁(yè)串入串出移位寄存器基本串入串出移位寄存器原理圖

8位移位寄存器由8個(gè)D觸發(fā)器串聯(lián)構(gòu)成，在時(shí)鐘信號(hào)的作用下，前級(jí)的數(shù)據(jù)向后移動(dòng)。第10頁(yè)/共39頁(yè)/******************************************\

串入串出移位寄存器參考設(shè)計(jì)\******************************************/moduleshift_1（din,clk,dout);inputdin,clk;outputdout;regdout;regtmp1,tmp2,tmp3,tmp4,tmp5,tmp6,tmp7;always@(posedgeclk)begin tmp1<=din; tmp2<=tmp1; tmp3<=tmp2; tmp4<=tmp3; tmp5<=tmp4; tmp6<=tmp5; tmp7<=tmp6; dout<=tmp7;endendmodule串入串出移位寄存器參考設(shè)計(jì)第11頁(yè)/共39頁(yè)

串入并出shiftregister4位串行輸入并行輸出移位寄存器的邏輯電路如圖所示。該寄存器由4個(gè)同步D觸發(fā)器組成這種D觸發(fā)器的R端是是非同步清零端。第12頁(yè)/共39頁(yè)/******************************************\

串入并出移位寄存器參考設(shè)計(jì)\******************************************/moduleshift_2（din,clk,clr,q);inputdin,clk,clr;output[3:0]q;reg[3:0]q;

always@(posedgeclkornegedgeclr)begin if(clr==1’b0) q<=4’b0000; else q[0]<=din; q=q<<1;endendmodule

串入并出移位寄存器參考設(shè)計(jì)第13頁(yè)/共39頁(yè)

并入串出shiftregister并入串出移位寄存器可以將一組二進(jìn)制數(shù)并行送入一組寄存器，然后把這些數(shù)據(jù)串行從寄存器內(nèi)輸出。一個(gè)同步并入串出移位寄存器的基本管腳：并行輸出輸入端：data時(shí)鐘脈沖輸入端：clk加載數(shù)據(jù)端：load串行數(shù)據(jù)輸出端：dout第14頁(yè)/共39頁(yè)/******************************************\

串入并出shiftregister參考設(shè)計(jì)\******************************************/moduleshift3（clk,din,load,q);inputclk,load;input[3:0]din;outputq;regq;reg[3:0]tmp;always@(posedgeclk)begin if(load==1’b1)tmp<=din; else begin tmp<=tmp<<1; tmp[0]<=1’b0; end q<=tmp[3];endendmodule

串入并出shiftregister參考設(shè)計(jì)第15頁(yè)/共39頁(yè)

計(jì)數(shù)器設(shè)計(jì)計(jì)數(shù)器是一種典型的時(shí)序器件，常用于對(duì)時(shí)鐘脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，還用于定時(shí)，分頻，產(chǎn)生同步脈沖。按觸發(fā)方式分：同步計(jì)數(shù)器和異步計(jì)數(shù)器。最容易的計(jì)數(shù)器設(shè)計(jì)就是cnt=cnt+1，但是你可能得不到最好的結(jié)果。第16頁(yè)/共39頁(yè)

基本計(jì)數(shù)器的設(shè)計(jì)基本計(jì)數(shù)器只能實(shí)現(xiàn)單一遞增或遞減計(jì)數(shù)功能沒(méi)有其他控制端。

以遞增計(jì)數(shù)器為例，介紹其VerilogHDL設(shè)計(jì)方法。遞增計(jì)數(shù)器基本引腳：時(shí)鐘輸入端：clk計(jì)數(shù)輸出端：cnt第17頁(yè)/共39頁(yè)VerilogHDL參考設(shè)計(jì)（1）modulecount(clk,cnt);inputclk;output[2:0]cnt;reg[2:0]cnt;always@(posedgeclk)begin if(cnt==7) cnt<=0; else cnt<=cnt+1;endendmodule第18頁(yè)/共39頁(yè)modulecnt(clk,cnt);inputclk;output[2:0]cnt;reg[2:0]cnt;reg[2:0]next_cnt;always@(cnt)begin case(cnt) 3’h0:next_cnt=3’h1; 3’h1:next_cnt=3’h2; 3’h2:next_cnt=3’h3; 3’h3:next_cnt=3’h4;3’h4:next_cnt=3’h5; 3’h5:next_cnt=3’h6; 3’h6:next_cnt=3’h7; 3’h7:next_cnt=3’h0;default:next_cnt=3’b000; endcaseendalways@(posedgeclk)cnt<=next_cnt;endmoduleVerilogHDL參考設(shè)計(jì)（2）第19頁(yè)/共39頁(yè)問(wèn)題思考1.上述描述的是一個(gè)模為多少的計(jì)數(shù)器？2.請(qǐng)自行設(shè)計(jì)一個(gè)同步模12計(jì)數(shù)器3.在2基礎(chǔ)上進(jìn)行修改，設(shè)計(jì)一個(gè)帶異步復(fù)位的模12計(jì)數(shù)器。4.同步復(fù)位的模12計(jì)數(shù)器如何設(shè)計(jì)？第20頁(yè)/共39頁(yè)

項(xiàng)目設(shè)計(jì)1一、目的(1)實(shí)現(xiàn)帶計(jì)數(shù)允許和復(fù)位端的十進(jìn)制、六進(jìn)制和60進(jìn)制計(jì)數(shù)器；(2)掌握計(jì)數(shù)器類型模塊的描述方法；(3)掌握VeriogHDL模塊的層次化設(shè)計(jì)方法。第21頁(yè)/共39頁(yè)二、說(shuō)明計(jì)數(shù)器是數(shù)字電路系統(tǒng)中最基本的功能模塊之一。設(shè)計(jì)十進(jìn)制、六進(jìn)制和100進(jìn)制計(jì)數(shù)器，要求計(jì)數(shù)器有計(jì)數(shù)允許和復(fù)位輸入及進(jìn)位輸出功能。計(jì)數(shù)時(shí)鐘可以用1Hz信號(hào)，用LED顯示計(jì)數(shù)值。本設(shè)計(jì)要求用仿真和測(cè)試兩種手段來(lái)驗(yàn)證計(jì)數(shù)器的功能。實(shí)驗(yàn)時(shí)，可以通過(guò)修改十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)得到六進(jìn)制、100進(jìn)制計(jì)數(shù)器。第22頁(yè)/共39頁(yè)三、設(shè)計(jì)要求(1)完成各模塊的VerilogHDL設(shè)計(jì)編碼；(2)進(jìn)行功能仿真；(3)下載并驗(yàn)證計(jì)數(shù)器功能；(4)如果60進(jìn)制計(jì)數(shù)器要求用6進(jìn)制和10進(jìn)制計(jì)數(shù)器搭建電路，請(qǐng)畫(huà)出設(shè)計(jì)連接圖，并完成設(shè)計(jì)編碼和驗(yàn)證。第23頁(yè)/共39頁(yè)項(xiàng)目設(shè)計(jì)2模擬74LS160芯片HDL設(shè)計(jì)

clkclrnloadenabled[3..0]q[3..0]flagd3d2d1d0q3q2q1q0進(jìn)位輸出0xxxxxx000010xabcdabcd

110xxxxq不變

110xxxxq不變

111xxxxq＝q＋1，最高到“1001”第24頁(yè)/共39頁(yè)分頻器設(shè)計(jì)2的整數(shù)次冪的分頻器設(shè)計(jì)；偶分頻電路設(shè)計(jì)；占空比為1:15的分頻電路設(shè)計(jì)。第25頁(yè)/共39頁(yè)用Verilog語(yǔ)言完成對(duì)時(shí)鐘信號(hào)CLK的2分頻，4分頻，8分頻，16分頻。這也是最簡(jiǎn)單的分頻電路，只需要一個(gè)計(jì)數(shù)器即可。2、4、8、16分頻電路設(shè)計(jì)第26頁(yè)/共39頁(yè)電路的功能仿真波形第27頁(yè)/共39頁(yè)6分頻電路設(shè)計(jì)與實(shí)現(xiàn)

對(duì)于分頻倍數(shù)不是2的整數(shù)次冪的情況，我們只需要對(duì)源代碼中的計(jì)數(shù)器進(jìn)行一下計(jì)數(shù)控制就可以了，如下面用Verilog設(shè)計(jì)一個(gè)對(duì)時(shí)鐘信號(hào)進(jìn)行6分頻的分頻器

第28頁(yè)/共39頁(yè)電路的仿真波形圖第29頁(yè)/共39頁(yè)在進(jìn)行硬件設(shè)計(jì)的時(shí)候，往往要求得到一個(gè)占空比不是1:1的分頻信號(hào)，這時(shí)仍采用計(jì)數(shù)器的方法來(lái)產(chǎn)生占空比不是1:1的分頻信號(hào)。下面源代碼描述的是這樣一個(gè)分頻器：將輸入的時(shí)鐘信號(hào)進(jìn)行16分頻，分頻信號(hào)的占空比為1:15，也就是說(shuō)，其中高電位的脈沖寬度為輸入時(shí)鐘信號(hào)的一個(gè)周期。

占空比1:15分頻電路設(shè)計(jì)第30頁(yè)/共39頁(yè)電路仿真波形圖第31頁(yè)/共39頁(yè)在數(shù)碼管上顯示十進(jìn)制秒計(jì)數(shù)任務(wù)分析：

1.需要將系統(tǒng)時(shí)鐘（50MHz）分頻，得到1Hz分頻時(shí)鐘。

2.對(duì)分頻時(shí)鐘進(jìn)行十進(jìn)制計(jì)數(shù)。

3.將計(jì)數(shù)器計(jì)數(shù)結(jié)果送數(shù)碼管譯碼器上。

4.選擇數(shù)碼管顯示。

第32頁(yè)/共39頁(yè)在數(shù)碼管上顯示十進(jìn)制秒計(jì)數(shù)電路框圖：

數(shù)碼管譯碼電路產(chǎn)生位選信號(hào)傳送4位BCD碼clk_sysnum_bcd[3..0]seg[7..0]scan[3..0]led[0]led[1]led[2]led[3]系統(tǒng)時(shí)鐘分頻電路十進(jìn)制計(jì)數(shù)器clk_1scnt10[3..0]rst第33頁(yè)/共39頁(yè)用4位led數(shù)碼管顯示“9527”

任務(wù)分析：輪流打開(kāi)4個(gè)數(shù)碼管，每個(gè)數(shù)碼管顯示0.01s~0.1s，由于視覺(jué)暫留效應(yīng)，就好像顯示4個(gè)不同的數(shù)字。設(shè)計(jì)思路：1.打開(kāi)scan0的時(shí)候，在abcdefg線上賦值“9” 2.打開(kāi)scan1的時(shí)候，在abcdefg線上賦值“5” 3.打開(kāi)scan2的時(shí)候，在abcdefg線上賦值“2” 4.打開(kāi)scan3的時(shí)候，在abcdefg線上賦值“7”

第34頁(yè)/共39頁(yè)用4位led數(shù)碼管顯示“9527”

電路框圖：

數(shù)碼管譯碼電路系統(tǒng)時(shí)鐘分頻電路2位計(jì)數(shù)器產(chǎn)生2位位選碼2-4線譯碼器產(chǎn)生位掃描信