QuarusII基本操作流程

EDA技術實用教程第5章QuartusII應用向?qū)?.1基本設計流程

KX康芯科技圖5-1選擇編輯文件的語言類型，鍵入源程序并存盤

5.1.1建立工作庫文件夾和編輯設計文件

5.1基本設計流程

KX康芯科技圖5-2利用“NewPrejectWizard”創(chuàng)建工程cnt105.1.2創(chuàng)建工程

5.1基本設計流程

KX康芯科技圖5-3將所有相關的文件都加入進此工程

5.1.2創(chuàng)建工程

5.1基本設計流程

KX康芯科技圖5-4選擇目標器件EP2C5T144C85.1.2創(chuàng)建工程

5.1基本設計流程

KX康芯科技圖5-5將Max+plusII工程轉(zhuǎn)換為QuartusII工程

5.1.2創(chuàng)建工程

5.1基本設計流程

KX康芯科技圖5-6選擇目標器件EP2C5T144C85.1.3編譯前設置

5.1基本設計流程

KX康芯科技圖5-7選擇配置器件的工作方式

5.1.3編譯前設置

5.1基本設計流程

KX康芯科技圖5-8選擇配置器件和編程方式

5.1.3編譯前設置

KX康芯科技圖5-9全程編譯后出現(xiàn)報錯信息

5.1.4全程編譯

KX康芯科技圖5-10選擇編輯矢矢量波形文文件5.1.5時序仿真5.1基本設計流流程KX康芯科技圖5-11波形編輯器器5.1.5時序仿真5.1基本設計流流程KX康芯科技圖5-12設置仿真時時間長度5.1.5時序仿真5.1基本設計流流程KX康芯科技圖5-13vwf激勵波形文文件存盤5.1.5時序仿真5.1基本設計流流程KX康芯科技圖5-14向波形編輯輯器拖入信信號節(jié)點5.1.5時序仿真KX康芯科技圖5-15設置時鐘CLK的周期5.1.5時序仿真5.1基本設計流流程KX康芯科技圖5-16選擇總線數(shù)數(shù)據(jù)格式5.1.5時序仿真5.1基本設計流流程KX康芯科技圖5-17設置好的激激勵波形圖圖5.1.5時序仿真5.1基本設計流流程KX康芯科技圖5-18選擇仿真控控制5.1.5時序仿真5.1基本設計流流程KX康芯科技圖5-19仿真波形輸輸出5.1.5時序仿真5.1基本設計流流程KX康芯科技圖5-20選擇全時域域顯示5.1.5時序仿真5.1基本設計流流程KX康芯科技圖5-21cnt10工程的RTL電路圖5.1.6應用RTL電路圖觀察察器KX康芯科技圖5-22GW48實驗系統(tǒng)模模式5實驗電路圖圖5.2.1引腳鎖定KX康芯科技圖5-23AssignmentEditor編輯器5.2.1引腳鎖定5.2引腳設置和和下載KX康芯科技圖5-24兩種引腳鎖鎖定對話框框5.2.1引腳腳鎖鎖定定5.2引腳腳設設置置和和下下載載KX康芯芯科科技技圖5-25選擇擇編編程程下下載載文文5.2.2配置置文文件件下下載載5.2引腳腳設設置置和和下下載載KX康芯芯科科技技圖5-26加入入編編程程下下載載方方式式5.2.2配置置文文件件下下載載5.2引腳腳設設置置和和下下載載KX康芯芯科科技技圖5-27雙擊擊選選中中的的編編程程方方式式名名5.2.2配置置文文件件下下載載5.2引腳腳設設置置和和下下載載KX康芯芯科科技技圖5-28ByteBlasterII編程程下下載載窗窗5.2.2配置置文文件件下下載載5.2引腳腳設設置置和和下下載載KX康芯芯科科技技圖5-29ByteBlasterII接口口AS模式式編編程程窗窗口口5.2.3AS模式式編編程程配配置置器器件件5.2引腳腳設設置置和和下下載載KX康芯芯科科技技圖5-30選擇擇目目標標器器件件EP2C5T1445.2.4JTAG間接接模模式式編編程程配配置置器器件件5.2引腳腳設設置置和和下下載載KX康芯芯科科技技圖5-31選定定SOF文件件后后，，選選擇擇文文件件壓壓縮縮5.2.4JTAG間接接模模式式編編程程配配置置器器件件KX康芯芯科科技技圖5-32用JTAG模式式對對配配置置器器件件EPCS1進行行間間接接編編程程5.2.4JTAG間接接模模式式編編程程配配置置器器件件5.2引腳腳設設置置和和下下載載KX康芯芯科科技技圖5-33安裝裝USB驅(qū)動動程程序序5.2.5USBBlaster編程程配配置置器器件件使使用用方方法法KX康芯芯科科技技圖5-34設置置JTAG硬件件功功能能5.2.5USBBlaster編程程配配置置器器件件使使用用方方法法5.2引腳腳設設置置和和下下載載KX康芯芯科科技技圖5-35在In-SystemMemoryContentEditor中使使用用USBBlaster5.2.5USBBlaster編程程配配置置器器件件使使用用方方法法5.2引腳腳設設置置和和下下載載KX康芯芯科科技技圖5-36SignalTapII編輯輯窗窗1．．打打開開SignalTapII編編輯輯窗窗5.3嵌入入式式邏邏輯輯分分析析儀儀使使用用方方法法KX康芯芯科科技技圖5-37SignalTapII編輯輯窗窗2．．調(diào)調(diào)入入待待測測信信號號5.3嵌入入式式邏邏輯輯分分析析儀儀使使用用方方法法3．．SignalTapII參參數(shù)數(shù)設設置置KX康芯芯科科技技圖5-38設定定SignalTapII與工工程程一一同同綜綜合合適適配配4．．文文件件存存盤盤5.3嵌入入式式邏邏輯輯分分析析儀儀使使用用方方法法KX康芯芯科科技技圖5-39下載載cnt10.sof并準準備備啟啟動動SignalTapII5．．編編譯譯下下載載5.3嵌入入式式邏邏輯輯分分析析儀儀使使用用方方法法6．．啟啟動動SignalTapII進進行行采采樣樣與與分分析析KX康芯芯科科技技圖5-40SignalTapII采樣樣已已被被啟啟動動5.3嵌入入式式邏邏輯輯分分析析儀儀使使用用方方法法6．．啟啟動動SignalTapII進進行行采采樣樣與與分分析析KX康芯芯科科技技圖5-41SignalTapII數(shù)據(jù)據(jù)窗窗設設置置后后的的信信號號波波形形5.3嵌入式邏輯分分析儀使用方方法7．SignalTapII的其其他設置和控控制方法KX康芯科技5.4原理圖輸入設設計方法5.4.1設設計流程程1.為本項項工程設計建建立文件夾假設本項設計計的文件夾取取名為adder，路徑為：d:\adder。KX康芯科技圖5-42元件輸入對話話框5.4原理圖輸入設設計方法2.輸入設設計項目和存存盤KX康芯科技圖5-43將所需元件全全部調(diào)入原理理圖編輯窗并并連接好5.4原理圖輸入設設計方法3.將設計計項目設置成成可調(diào)用的元元件KX康芯科技圖5-44連接好的全加加器原理圖f_adder.bdf5.4原理圖輸入設設計方法4.設計全全加器頂層文文件KX康芯科技圖5-45f_adder.bdf工程設置窗5.4原理圖輸入設設計方法5.將設計計項目設置成成工程和時序序仿真KX康芯科技圖5-46加入本工程所所有文件5.4原理圖輸入設設計方法5.將設計計項目設置成成工程和時序序仿真KX康芯科技圖5-47全加器工程f_adder的仿真波形5.4原理圖輸入設設計方法5.將設計計項目設置成成工程和時序序仿真KX康芯科技5.4原理圖輸入設設計方法5.4.2應應用宏模模塊的原理圖圖設計1.計數(shù)器器設計圖5-48含有時鐘使能能的兩位十進進制計數(shù)器KX康芯科技5.4原理圖輸入設設計方法5.4.2應應用宏模模塊的原理圖圖設計1.計數(shù)器器設計圖5-49兩位十進制計計數(shù)器工作波波形KX康芯科技2.頻率計計主結構電路路設計圖5-50兩位十進制頻頻率計頂層設設計原理圖文文件KX康芯科技5.4原理圖輸入設設計方法5.4.2應應用宏模模塊的原理圖圖設計2.頻率計計主結構電路路設計圖5-51兩位十進制頻頻率計測頻仿仿真波形KX康芯科技3.時序控控制電路設計計圖5-52測頻時序控制制電路5.4原理圖輸入設設計方法KX康芯科科技5.4原理圖圖輸入入設計計方法法5.4.2應應用用宏模模塊的的原理理圖設設計3.時時序序控制制電路路設計計圖5-53測頻時時序控控制電電路工工作波波形KX康芯科科技4.頂頂層層電路路設計計圖5-54頻率計計頂層層電路路原理理圖KX康芯科科技5.4原理圖圖輸入入設計計方法法5.4.2應應用用宏模模塊的的原理理圖設設計4.頂頂層層電路路設計計圖5-55頻率計計工作作時序序波形形習題題KX康芯科科技5-1.歸納利利用QuartusII進行行VHDL文本本輸入入設計計的流流程：：從文文件輸輸入一一直到到SignalTapII測試。。5-2.由圖5-40、、5-41，詳詳細說說明工工程設設計cnt10的硬硬件工工作情情況。。5-3.如何為為設計計中的的SignalTapII加入獨獨立采采用時時鐘？？試給給出完完整的的程序序和對對它的的實測測結果果。習題題KX康芯科科技5-4.參考QuartusII的的Help，詳詳細說說明Assignments菜單單中Settings對對話框框的功功能。。（1））說明其其中的的TimingRequirements&Qptions的的功能能、使使用方方法和和檢測測途徑徑。（2））說明其其中的的CompilationProcess的的功能能和使使用方方法。。（3））說明Analysis&SynthesisSetting的的功能能和使使用方方法，，以及及其中中的SynthesisNetlistOptimization的的功能能和使使用方方法。。（4）說明FitterSettings中的DesignAssistant和Simulator功能，，舉例例說明明它們們的使使用方方法。。習題題KX康芯科科技5-5.概述Assignments菜單單中AssignmentEditor的功功能，，舉例例說明明。5-6.用74148和和與非非門實實現(xiàn)8421BCD優(yōu)先先編碼碼器，，用3片74139組成成一個個5-24線譯譯碼器器。5-7.用74283加加法器器和邏邏輯門門設計計實現(xiàn)現(xiàn)一位位8421BCD碼碼加法法器電電路，，輸入入輸出出均是是BCD碼碼，CI為為低位位的進進位信信號，，CO為高高位的的進位位信號號，輸輸入為為兩個個1位位十進進制數(shù)數(shù)A，，輸出出用S表示示。5-8.設計一一個7人表決決電路路，參參加表表決者者7人，同同意為為1，不同同意為為0，同意意者過過半則則表決決通過過，綠綠指示示燈亮亮；表表決不不通過過則紅紅指示示燈亮亮。5-9.設計一一個周周期性性產(chǎn)生生二進進制序序列01001011001的序列列發(fā)生生器，，用移移位寄寄存器器或用用同步步時序序電路路實現(xiàn)現(xiàn)，并并用時時序仿仿真器器驗證證其功功能。。習題題KX康芯科科技5-10.用D觸觸發(fā)器器構成成按循循環(huán)碼碼(000->001->011->111->101->100->000)規(guī)規(guī)律工工作的的六進進制同同步計計數(shù)器器。5-11.應用4位全全加器器和74374構成成4位位二進進制加加法計計數(shù)器器。5-12.用74194、、74273、、D觸觸發(fā)器器等器器件組組成8位串串入并并出的的轉(zhuǎn)換換電路路，要要求在在轉(zhuǎn)換換過程程中數(shù)數(shù)據(jù)不不變，，只有有當8位一一組數(shù)數(shù)據(jù)全全部轉(zhuǎn)轉(zhuǎn)換結結束后后，輸輸出才才變化化一次次。如果使使用74299、74373、D觸發(fā)發(fā)器和和非門門來完完成上上述功功能，，應該該有怎怎樣的的電路路？5-13.用一片片74163和和兩片片74138構構成一一個具具有12路路脈沖沖輸出出的數(shù)數(shù)據(jù)分分配器器。要要求在在原理理圖上上標明明第1路到到第12路路輸出出的位位置。。若改改用一一片74195代替替以上上的74163，試試完成成同樣樣的設設計。。習題題KX康芯科科技5-14.用同步步時序序電路路對串串行二二進制制輸入入進行行奇偶偶校驗驗，每每檢測測5位位輸入入，輸輸出一一個結結果。。當5位輸輸入中中1的的數(shù)目目為奇奇數(shù)時時，在在最后后一位位的時時刻輸輸出1。5-15.用7490設計計模為為872的的計數(shù)數(shù)器，，且輸輸出的的個位位、十十位、、百位位都應應符合合8421碼權權重。。5-16.用74161設設計一一個97分分頻電電路，，用置置0和和置數(shù)數(shù)兩種種方法法實現(xiàn)現(xiàn)。5-17.某通信信接收收機的的同步步信號號為巴巴克碼碼1110010。設計計一個個檢測測器，，其輸輸入為為串行行碼x，輸出出為檢檢測結結果y，當檢檢測到到巴克克碼時時，輸輸出1。實驗與與設計計KX康芯科科技5-1.組組合合電路路的設設計(1)實實驗目目的：熟悉悉QuartusⅡⅡ的VHDL文文本設設計流流程全全過程程，學學習簡簡單組組合電電路的的設計計、多多層次次電路路設計計、仿仿真和和硬件件測試試。(2)實實驗內(nèi)內(nèi)容1：首先先利用用QuartusⅡⅡ完成成2選選1多多路選選擇器器（例例4-3））的文文本編編輯輸輸入(mux21a.vhd)和和仿真真測試試等步步驟，，給出出圖4-3所示示的仿仿真波波形。。最后后在實實驗系系統(tǒng)上上進行行硬件件測試試，驗驗證本本項設設計的的功能能。(3)實實驗內(nèi)內(nèi)容2：將此此多路路選擇擇器看看成是是一個個元件件mux21a，利利用元元件例例化語語句描描述圖圖4-18，并并將此此文件件放在在同一一目錄錄中。。以下下是部部分參參考程程序：：實驗與與設計計KX康芯科科技...COMPONENTMUX21APORT(a，b，s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDCOMPONENT；...u1:MUX21APORTMAP(a=>a2，b=>a3，s=>s0，y=>tmp);u2:MUX21APORTMAP(a=>a1，b=>tmp，s=>s1，y=>outy);ENDARCHITECTUREBHV;按照本本章給給出的的步驟驟對上上例分分別進進行編編譯、、綜合合、仿仿真。。并對對其仿仿真波波形作作出分分析說說明。。實驗與與設計計KX康芯科科技(4)實實驗內(nèi)內(nèi)容3：引腳腳鎖定定以及及硬件件下載載測試試。建建議選選實驗驗電路路模式式5（（附錄錄圖8），，用鍵鍵1(PIO0)控控制s0；；用鍵鍵2(PIO1)控控制s1；；a3、a2和和a1分別別接clock5、、clock0和clock2；；輸出出信號號outy仍接接揚聲聲器spker。通通過短短路帽帽選擇擇clock0接256Hz信號號，clock5接接1024Hz，clock2接接8Hz信信號。。最后后進行行編譯譯、下下載和和硬件件測試試實驗驗（通通過選選擇鍵鍵1、、鍵2，控控制s0、、s1，可可使揚揚聲器器輸出出不同同音調(diào)調(diào)）。。(5)實實驗報報告：根據(jù)據(jù)以上上的實實驗內(nèi)內(nèi)容寫寫出實實驗報報告，，包括括程序序設計計、軟軟件編編譯、、仿真真分析析、硬硬件測測試和和詳細細實驗驗過程程；給給出程程序分分析報報告、、仿真真波形形圖及及其分分析報報告。。實驗驗與與設設計計KX康芯芯科科技技(6)附附加加內(nèi)內(nèi)容容：根根據(jù)據(jù)本本實實驗驗以以上上提提出出的的各各項項實實驗驗內(nèi)內(nèi)容容和和實實驗驗要要求求，，設設計計1位位全全加加器器。。首先先用用QuartusⅡⅡ完完成成4.3節(jié)節(jié)給給出出的的全全加加器器的的設設計計，，包包括括仿仿真真和和硬硬件件測測試試。。實實驗驗要要求求分分別別仿仿真真測測試試底底層層硬硬件件或或門門和和半半加加器器，，最最后后完完成成頂頂層層文文件件全全加加器器的的設設計計和和測測試試，，給給出出設設計計原原程程序序，，程程序序分分析析報報告告、、仿仿真真波波形形圖圖及及其其分分析析報報告告。。(7)實驗驗習習題題：以以1位二二進進制制全全加加器器為為基基本本元元件件，，用用例例化化語語句句寫寫出出8位并并行行二二進進制制全全加加器器的的頂頂層層文文件件，，并并討討論論此此加加法法器器的的電電路路特特性性。。實驗驗與與設設計計KX康芯芯科科技技5-2.時時序序電電路路的的設設計計(1)實實驗驗目目的的：熟熟悉悉QuartusⅡⅡ的的VHDL文文本本設設計計過過程程，，學學習習簡簡單單時時序序電電路路的的設設計計、、仿仿真真和和測測試試。。(2)實實驗驗內(nèi)內(nèi)容容1：根根據(jù)據(jù)實實驗驗5-1的的步步驟驟和和要要求求，，設設計計觸觸發(fā)發(fā)器器(使使用用例例4-6)，，給給出出程程序序設設計計、、軟軟件件編編譯譯、、仿仿真真分分析析、、硬硬件件測測試試及及詳詳細細實實驗驗過過程程。。(3)實實驗內(nèi)內(nèi)容2：設計鎖鎖存器(使用例例4-14)，，同樣給給出程序序設計、、軟件編編譯、仿仿真分析析、硬件件測試及及詳細實實驗過程程。(4)實驗內(nèi)容容3：只用一一個1位二進制制全加器器為基本本元件和和一些輔輔助的時時序電路路，設計計一個8位串行二二進制全全加器，，要求：1、能在在8-9個時鐘鐘脈沖后后完成8位二進進制數(shù)（（加數(shù)被被加數(shù)的的輸入方方式為并并行）的的加法運運算，電電路須考考慮進位位輸入Cin和和進位輸輸出Cout；；實驗與設設計KX康芯科技技2、給出出此電路路的時序序波形，，討論其其功能，，并就工工作速度度與并行行加法器器進行比比較；3、在FPGA中進行行實測。。對于GW48EDA實驗驗系統(tǒng)，，建議選選擇電路路模式1（附錄錄圖3）），鍵2，鍵1輸入8位加數(shù)數(shù)；鍵4，鍵3輸入8位被加加數(shù)；鍵鍵8作為為手動單單步時鐘鐘輸入；；鍵7控控制進位位輸入Cin；；鍵9控控制清0；數(shù)碼碼6和數(shù)數(shù)碼5顯顯示相加加和；發(fā)發(fā)光管D1顯示示溢出進進位Cout。。4、鍵8作為相相加起始始控制，，同時兼兼任清0；工作作時鐘由由clock0自動給給出，每每當鍵8發(fā)出一一次開始始相加命命令，電電路即自自動相加加，結束束后停止止工作，，并顯示示相加結結果。就就外部端端口而言言，與純純組合電電路8位位并行加加法器相相比，此此串行加加法器僅僅多出一一個加法法起始/清0控控制輸入入和工作作時鐘輸輸入端。。提示：此此加法器器有并/串和串串/并移移位寄存存器各一一。(5)實驗報告告：分析比比較實驗驗內(nèi)容1和2的仿真和和實測結結果，說說明這兩兩種電路路的異同同點。實驗與設設計KX康芯科技技5-3.設計含異異步清0和同步時時鐘使能能的加法法計數(shù)器器(1)實實驗目目的：學習計計數(shù)器的的設計、、仿真和和硬件測測試，進進一步熟熟悉VHDL設設計技術術。(2)實實驗原原理：實驗程程序為例例4-22，實實驗原理理參考4.4節(jié)節(jié)，設計計流程參參考本章章。(3)實實驗內(nèi)內(nèi)容1：在QuartusⅡⅡ上對例例4-22進行行編輯、、編譯、、綜合、、適配、、仿真。。說明例例中各語語句的作作用，詳詳細描述述示例的的功能特特點，給給出其所所有信號號的時序序仿真波波形。(4)實驗內(nèi)容容2：引腳鎖鎖定以及及硬件下下載測試試（參考考5.2節(jié)）。引引腳鎖定定后進行行編譯、、下載和和硬件測測試實驗驗。將實實驗過程程和實驗驗結果寫寫進實驗驗報告。。實驗與設設計KX康芯科技技(5)實實驗內(nèi)內(nèi)容3：使用SignalTapII對對此計數(shù)數(shù)器進行行實時測測試，流流程與要要求參考考5.3節(jié)。(6)實實驗內(nèi)內(nèi)容4：從設計計中去除除SignalTapII，要求求全程編編譯后生生成用于于配置器器件EPCS1編程的的壓縮POF文文件，并并使用ByteBlasterII，通過過AS模模式對實實驗板上上的EPCS1進行編編程，最最后進行行驗證。。(7)實實驗內(nèi)內(nèi)容4：為此項項設計加加入一個個可用于于SignalTapII采采樣的獨獨立的時時鐘輸入入端（采采用時鐘鐘選擇clock0=12MHz，，計數(shù)器器時鐘CLK分分別選擇擇256Hz、、16384Hz、6MHz），并并進行實實時測試試。(8)思思考題題：在例4-22中是否否可以不不定義信信號CQI，，而直接接用輸出出端口信信號完成成加法運運算，即即：CQ<=CQ+1？？為什么么？(9)實驗報告告：將實驗驗原理、、設計過過程、編編譯仿真真波形和和分析結結果、硬硬件測試試實驗結結果寫進進實驗報報告。實驗與設設計KX康芯科技技5-4.用原原理圖輸輸入法設設計8位位全加器器(1)實實驗目目的：熟悉利利用QuartusⅡⅡ的原理理圖輸入入方法設設計簡單單組合電電路，掌掌握層次次化設計計的方法法，并通通過一個個8位全全加器的的設計把把握利用用EDA軟件進進行原理理圖輸入入方式的的電子線線路設計計的詳細細流程。。(2)實實驗原原理：一個8位全加加器可以以由8個個1位全全加器構構成，加加法器間間的進位位可以