中小規(guī)模時序邏輯設計

電子科技大學實驗報告學生姓名：ZYZ 學號：2014060103026指導教師：DJ一、實驗項目名稱：中小規(guī)模時序邏輯設計二、實驗目的：i掌握 計數(shù)器的邏輯功能。2掌握 計數(shù)器的級聯(lián)使用方法。3采用 計數(shù)器和小規(guī)模邏輯門設計進制計數(shù)器。三、實驗內(nèi)容：.時鐘輸入采用實驗箱的信號（在電源開關下面），分別測試兩片的邏輯功能。由于數(shù)碼管不能顯示,所以用燈顯示計數(shù)器的輸出狀態(tài)。2將兩片 進行級聯(lián)，實現(xiàn)模計數(shù)器，用燈顯示計數(shù)器的輸出狀態(tài)。3用兩片 分別實現(xiàn)模和模計數(shù)器，用數(shù)碼管顯示計數(shù)器的輸出狀態(tài)。再將兩片 進行級聯(lián)，實現(xiàn)模計數(shù)器，用數(shù)碼管顯示計數(shù)器的輸出狀態(tài)。四、實驗原理：1計6數(shù)1器的邏輯符號和引腳排列如下圖所示。表 計數(shù)器的邏輯功能輸入輸出工作模式CLEARLOADENPENTCLOCKDCBAQn+lQn+lQn+lQn+1DCBAdddd0000異步清0fDCBADCBA同步置數(shù)fdddd加法計數(shù)加法計數(shù)ddddQnQnQnQnDCBA數(shù)據(jù)保持ddddQnQnQnQnDCBA數(shù)據(jù)保持圖中，Clock是計數(shù)脈沖（上升沿有效），CLEAR是異步清0端；LOAD是同步置數(shù)端；EnableP和EnableT是計數(shù)器工作狀態(tài)控制端；D?A是并行輸入數(shù)據(jù)端；RCO是進位信號輸出端；Qd~Qa是計數(shù)器狀態(tài)輸出端。2.集成4位計數(shù)器74x161的功能：（1）異步清0功能當CLEAR=0時，計數(shù)器清0。從表可見，在CLEAR=0時，其它輸入信號都不起作用。（2）同步并行置數(shù)功能當CLEAR=1、LOAD=0時，在Clock上升沿的作用下，數(shù)據(jù)DCBA并行置入計數(shù)器，使Qn+1Qn+1Qn+iQn+1=DCBA。3210（3）二進制同步加法計數(shù)功能當CLEAR=1、LOAD=1時，若ENP=ENT=1,則計數(shù)器對計數(shù)脈沖信號按4位二進制數(shù)自然順序進行加法計數(shù)。（4）保持功能當CLEAR=1、LOAD=1時，若EP=0或ET=0，則計數(shù)器將保持原狀態(tài)不變。當計數(shù)到1111時，若ENT=1,則進位輸出信號RCO=1；其它情況下RCO=0。五、實驗器材（設備、元器件）：數(shù)字邏輯實驗箱一臺， （非門）、 （或門）、（與非門）、 （異或門）、 （數(shù)據(jù)選擇器、多路復用器）、（觸發(fā)器）各片， 或計數(shù)器片。六、實驗步驟：實驗步驟包括：查閱 的數(shù)據(jù)手冊，學習它們的邏輯功能。根據(jù)實驗內(nèi)容連接輸入和輸出導線，撥動輸入開關，觀察指示燈的顯示是否符合要求。根據(jù)設計要求進行組合邏輯設計，寫出輸出的與或式，根據(jù)數(shù)字邏輯實驗箱上實際安裝的芯片進行邏輯表達式的變換，連接輸入和輸出導線，測試是否完成相應的邏輯功能。七、實驗數(shù)據(jù)：.測試 的邏輯功能，實際測試數(shù)據(jù)如下。表 邏輯功能測試輸入輸出實測輸出是否符合邏輯功能CLEARLOADENPENTCLOCKDCBAQn+Qn+Qn+lQn+1DCBA是t是Qn+lQn+lQn+lQn+1DCBA是Qn+lQn+lQn+lQn+1DCBA是t加法計數(shù)是2將兩片 進行級聯(lián)，實現(xiàn)模計數(shù)器低位的義的 與高位的 或 相連，其余和自由計數(shù)時連接一致

圖2模25計6數(shù)器的實現(xiàn)3用實現(xiàn)模計數(shù)器。輸入為時清零，即將輸出信號構成一個與非門，與相連圖3模10計數(shù)器的實現(xiàn)

4.用7416分別實現(xiàn)模6計數(shù)器。在模16計數(shù)器上進行改造，輸入為001時1清零，即將輸出信號構成一個與非門，與 相連圖4模6計數(shù)器的實現(xiàn)5將兩片7416進行級聯(lián)，實現(xiàn)模6計數(shù)器。在模25計6數(shù)器上改造，輸入為0011111時0清零，即將輸出信號構成一個與非門，與兩片74X161的端相連圖模6計數(shù)器的實現(xiàn)八、實驗結論：在義 自由計數(shù)的接線和功能上，進行改造，使其具有相應