第六章采用中、大規(guī)模集成電路的邏輯設(shè)計

第六章采用中、大規(guī)模集成電路的邏輯設(shè)計

采用SSI進行邏輯設(shè)計時，邏輯設(shè)計和元件選擇是相互獨立的，設(shè)計追求的目標(biāo)是最小化，即盡量減少門和觸發(fā)器的數(shù)量。 采用MSI或LSI進行邏輯設(shè)計時，最小化也不再是追求的目標(biāo)，因為一個器件內(nèi)門和觸發(fā)器的數(shù)量是確定的。這種設(shè)計方法的關(guān)鍵是以MSI和LSI器件的功能為基礎(chǔ)，從設(shè)計要求的邏輯功能描述出發(fā)，合理地選用器件，充分利用器件本身所具有的功能，減少SSI器件和連線的數(shù)量。6.1二進制并行加法器全加器：能對兩個1位二進制數(shù)進行相加，并考慮低位來的進位，即相當(dāng)于3個1位二進制數(shù)相加，求得和及進位的邏輯電路，稱為全加器。二進制并行加法器除能實現(xiàn)二進制加法運算外，還可實現(xiàn)代碼轉(zhuǎn)換、二進制減法運算，二進制乘法運算，十進制加法運算等功能。

全加器的邏輯圖Ci-1SiAiBi&Ci=1&1=1PiGi

超前進位加法器提高工作速度的途徑：設(shè)法減小進位信號的傳遞時間進位傳遞公式四位二進制超前進位加法電路P0G0C0S3S2S1S0A0B0A1B1A2B2A3B3全加器全加器全加器全加器C-1超前進位形成邏輯P1G1C1P2G2C2P3G3C-1C374LS283邏輯圖&11&1&1&C3C-1C0C1C2A3B3=111&1&=1=1=1A1B1&1&A2B2&1&A0B0&1&S3S2S2S0Pi?Gi=AiBiPi?Gi=Gi例：用四位二進制并行加法器設(shè)計一個將 8421BCD碼轉(zhuǎn)換成余3碼的代轉(zhuǎn)換電路。余3碼比8421碼多3A4A3A2A1B4B3B2B1F4 F3 F2 F1余3碼FC4C08421BCD碼0 0 1 1“0”解：例6.1：用四位二進制并行加法器設(shè)計一個 四位二進制并行加法/減法器。解：利用補碼，將減法變?yōu)榧臃‵4 F3 F2 F1FC4C0A4 A3 A2 A1B4 B3 B2 B1S4 S3 S2 S1＝1＝1＝1＝1被加數(shù)(被減數(shù))加數(shù)(減數(shù))a4 a3 a2 a1b4 b3 b2 b1功能選擇M和(差)例6.2：用四位二進制并行加法器設(shè)計一個用余3碼表示的一位十進制數(shù)加法器。解：余3碼相加時無進位，結(jié)果要減3；有進 位，結(jié)果要加3。減3(0011)可以變?yōu)榧?13(1101)。A4A3A2A1B4B3B2B1F4 F3 F2 F1和數(shù)余3碼FC4C0“1”A4A3A2A1B4B3B2B1F4 F3 F2 F1FC4C0被加數(shù)余3碼加數(shù)余3碼1進位輸入III例6.3：用四位二進制并行加法器設(shè)計一位8421BCD碼十進制數(shù)加法器。解：

8421BCD碼相加時有進位或出現(xiàn)冗余碼時，結(jié)果要加6調(diào)整。A4A3A2A1B4B3B2B1F4 F3 F2 F1和數(shù)8421BCD碼FC4C0“1”A4A3A2A1B4B3B2B1F4 F3 F2 F1FC4C0被加數(shù)8421BCD碼加數(shù)8421BCD碼進位輸入III&&&&函數(shù)表達式

6.2

數(shù)值比較器函數(shù)表達式

一位比較器(A=B)AB&(A>B)(A<B)&&1

B0B1B2B3A0A1A2A3(A<B)I(A>B)I(A=B)I(A<B)o(A=B)o(A>B)o74LS85邏輯圖

24位串行比較器B0B1B2B3A0A1A2A3(A<B)I(A>B)I(A=B)I(A<B)o(A=B)o(A>B)o010A0A1A2A3B0B1B2B3(A<B)I(A>B)I(A=B)I(A<B)o(A=B)o(A>B)oB0B1B2B3B4B5B6B7A4A5A6A7A0A1A2A3(A<B)I(A>B)I(A=B)I(A<B)o(A=B)o(A>B)oB0B1B2B3B20B21B22B23A0A1A2A3A20A21A22A23……IIIVI輸出輸入

24位并行比較器010A0A1A2A3B0B1B2B3A40B4(A<B)I(A>B)I(A=B)I(A<B)o(A=B)o(A>B)oB0B1B2B3A0A1A2A3輸出輸入VII(A<B)I(A>B)I(A=B)I(A<B)o(A=B)o(A>B)oB0B1B2B3A0A1A2A3II(A<B)I(A>B)I(A=B)I(A<B)o(A=B)o(A>B)oB0B1B2B3A0A1A2A3III(A<B)I(A>B)I(A=B)I(A<B)o(A=B)o(A>B)oB0B1B2B3A0A1A2A3IV(A<B)I(A>B)I(A=B)I(A<B)o(A=B)o(A>B)oB0B1B2B3A0A1A2A3V(A<B)I(A>B)I(A=B)I(A<B)o(A=B)o(A>B)oB0B1B2B3A0A1A2A3B5B6B7B8A5A6A7A8A90B9B10B11B12B13A10A11A12A13A140B14B15B16B17B18A15A16A17A18A190B19B20B21B22B23A20A21A22A236.3譯碼器

譯碼器的功能是對具有特定含義的輸入代碼進行“翻譯”或“辨認”，將其轉(zhuǎn)換成相應(yīng)的輸出信號。1.

二進制譯碼器：將n個輸入變量變換成2n個輸出函數(shù)，且每個輸出函數(shù)對應(yīng)于n個輸入變量的一個最小項。注：本表中的“”代表0或1輸 入S1 S2＋S3 A2 A1 A0輸 出Y0 Y1Y2Y3Y4Y5Y6Y711111111000000000100001111001100110101010101111111111011111111110111111111101111111111011111111110111111111101111111111011用與非門組成的3線－8線譯碼器G0G7G6G5G4G3G2G1GSSA0A1A2S1邏輯函數(shù)表達式74LS138的引腳圖如下:A0A1A2S3S2S1Y7Y6Y5Y4Y3Y2Y1Y0VCC18916地74LS138用兩片74LS138組成的4線－16線譯碼器74LS138(1)A0A1A2S10123456774LS138(2)A0A1A2S101234567D0D1D2D312.

二～十進制譯碼器：將4位BCD碼的10組代碼翻譯成10個十進制數(shù)碼。輸 入A3 A2 A1 A000000000110000111100001100110000010101010111111111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110111111001111110011010101111111111111111111111111111111111111111111111111111111111111輸 出Y0Y1Y2Y3Y4Y5Y6Y7 Y8 Y9 二－十進制譯碼器電路A3A2A0A1例6.5：用一片74LS138三輸入八輸出譯碼器和適當(dāng)?shù)呐c非門實現(xiàn)全減器的功能。輸 入Ai Bi Gi-1輸 出Di Gi0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 11 10 11 00 00 01 1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7AiBiGi-1S1S2S3&&DiGi“1”例6.6：用譯碼器和與門實現(xiàn)邏輯函數(shù)

F(A,B,C,D)=m(2,4,6,8,10,12,14)解：F(A,B,C,D)=Y0Y1Y2Y3Y4Y5Y6Y7A2A1A0S3S2S1&Y0Y1Y2Y3Y4Y5Y6Y7A2A1A0S3S2S1B C DA1F6.4多路選擇器

完成對多路數(shù)據(jù)的選擇，在公共傳輸線上實現(xiàn)多路數(shù)據(jù)的分時傳送。

D0

D1

D2

D3A1

A0

Y4選1數(shù)據(jù)選擇器

D0

D1

D2

D3

A1

A0S

Y

74153型雙四選一多路選擇器1Q2Q1&1&1111111S1D01D11D21D3A1A02S2D02D12D22D3（a）邏輯圖（b）等效電路（C）方框圖1Q1D01D11D21D32Q2D02D12D22D31QA0A11D01D32Q1S…2D02D32S…雙十六選一多路選擇器1QA1A01D01D32Q1S…2D02D32S…1QA1A01D01D32Q1S…2D02D32S…1QA1A01D01D32Q1S…2D02D32S…1QA1A01D01D32Q1S…2D02D32S…1QA1A01D01D32Q1S…2D02D32S…a輸出b輸出A0A1A2A30a1a2a3a4a5a6a7a8a9a10a11a12a13a14a15a0b1b2b3b4b5b6b7b8b9b10b11b12b13b14b15ba輸入b輸入例1：用多路選擇器實現(xiàn)以下邏輯函數(shù)功能。

F(A,B,C)=m(2,3,5,6)解：方案I：采用八路數(shù)據(jù)選擇器F(A,B,C)=ABC+ABC+ABC+ABCW＝A2A1A0D0+A2A1A0D1+A2A1A0D2 +A2A1A0D3+A2A1A0D4+A2A1A0D5 +A2A1A0D6+A2A1A0D7

比較上述兩個表達式可知：要使W＝F，只需令A(yù)2＝A，A1＝B，A0＝C，且D0＝D1＝D4＝D7＝0而D2＝D3＝D5＝D6＝1即可。所以，根據(jù)分析可作出用八路選擇器實現(xiàn)給定函數(shù)的邏輯電路圖。D0D1D2D3D4D5D6D7A2A1A0ABCWF8選1MUX0 0 1 1 0 1 1 0方案II：采用四路數(shù)據(jù)選擇器

四路選擇器具有兩個選擇控制變量，當(dāng)用來實現(xiàn)三變量函數(shù)功能時，應(yīng)該首先從函數(shù)的三個變量中任選兩個作為選擇控制變量，然后再確定選擇器的數(shù)據(jù)輸入。假定選A、B與選擇控制A1、A0相連，則可將函數(shù)F的表達式表示成如下形式：F(A,B,C)=ABC+ABC+ABC+ABC =AB0+AB(C+C)+ABC+ABC =AB0+AB1+ABC+ABC

顯然，要使四路選擇器的輸出W與函數(shù)F相等，只需D0＝0,D1＝1,D2＝C,D3＝C。由此，可作出用四路選擇器實現(xiàn)給定函數(shù)功能的邏輯電路圖如圖所示。A1A0ABWF4選1MUXD0D1D2D30 1 C C

本例的兩種方案表明：用具有n個選擇控制變量的選擇器實現(xiàn)n個變量的函數(shù)或n+1個變量的函數(shù)時，不需要任何輔助電路，可由選擇器直接實現(xiàn)。

當(dāng)函數(shù)的變量比選擇器的選擇控制變量數(shù)多于兩個以上時，一般需要適當(dāng)?shù)倪壿嬮T輔助實現(xiàn)。同時，在確定各數(shù)據(jù)輸入時，通常借助卡諾圖。例2:下面是一個具有五個輸入變量的邏輯函數(shù)的真值表，用三個雙四選一多路選擇器實現(xiàn)。五變量函數(shù)1QA0A11D01D32Q1S…2D02D32S…1QA0A11D01D32Q1S…2D02D32S…1QA0A11D01D32Q1S…2D02D32S…000001111EEDCBALE00101.

F1(A,B,C,D)=∑m(0,1,5,7,10,13,15)F2(A,B,C,D)=∑m(8,10,12,13,15)作F1F2的卡諾圖(以A=A1B=A0)邏輯函數(shù).例3:

試用一片雙四路數(shù)據(jù)選擇器實現(xiàn)下列.

F1ABCD00000101111110100110101000001101F1=ABC+ABD+ABCD+ABD.F2ABCD00000101111110101110100001000000F2=ABD+ABC+ABD=ABD+ABCD.比較雙4路數(shù)據(jù)選擇器的功能表和輸出表達式:

A1A01W

2W

001D02D0

0

11D12D1101D22D2111D32D3

可得:

1D0=C1D1=D1D2=CD1D3=D2D0=02D1=02D2=D2D3=CD.1W2WA1A01D02D01D12D11D21D32D22D374LS153F1F2ABCCDDDDCD&&6.5計數(shù)器

計數(shù)器可分為同步計數(shù)器和異步計數(shù)器。如果按進位制分類，則可分為二進制計數(shù)器、十進制計數(shù)器等；按功能來分類，又可分為加法計數(shù)器、減法計數(shù)器和加/減可逆計數(shù)器等。

典型的中規(guī)模集成電路計數(shù)器（如74LS193）是四位二進制可逆計數(shù)器。例:74LS193四位二進制同步可異計數(shù)器.1891674LS193ABVCCQBQAQCQDCPDCPUQCBQCCCrLDCD.Cr:清0LD:預(yù)置數(shù)控制QCC:進位輸出QCB:借位輸出D、C、B、A:預(yù)置數(shù)輸入CPU:加計數(shù)脈沖輸入CPD:減計數(shù)脈沖輸入

CrLDDCBACPUCPDQDQCQBQA

1ddddddd000000DCBAddDCBA01dddd1加計數(shù)

01dddd1減計數(shù)功能表:74LS193型四位二進制可逆計數(shù)器邏輯圖QATRS1TRS1TRS1TRSQBQCQD&&&&&&&1&&&1&&1&&11111CPUCPDCrLDABCD&&11QCBQCC例6.9:用74LS193利用反饋歸零法構(gòu)成十進制加法計數(shù)器CrCPUCPDDCBA

LDQDQCQBQAQCCQCB74LS193CP&11

00000001001000110100101010011000011101100101例6.10:用74LS193利用預(yù)置數(shù)法構(gòu)成模12減法計數(shù)器CrCPUCPDDCBA

LDQDQCQBQAQCCQCB74LS19311CP1&1110初態(tài)設(shè)置.LD111111101101110010111010100110000111011001010100

0011例3:利用兩片74LS193構(gòu)成模147加法計數(shù)器.CrCPUCPDDCBA

LDQDQCQBQAQCCCP&CrCPUCPDDCBA

LDQDQCQBQAQCC≥1Q7Q6Q5Q4Q3Q2Q1Q0ⅠⅡ當(dāng)Q7Q6Q5Q4Q3Q2Q1Q0=10010011時清0.實現(xiàn)147加法計數(shù).例4:利用兩片74LS193構(gòu)成模147減法計數(shù)器.CrCPDDCBA

LDQDQCQBQAQCBCrCPDDCBA

LDQDQCQB