數(shù)字電子技術基礎全套課件

數(shù)字電子技術基礎全套課件第1章數(shù)制與編碼1.1模擬信號與數(shù)字信號1.1.1模擬信號與數(shù)字信號的概念

模擬（analog）信號信號的幅度量值隨著時間的延續(xù)（變化）而發(fā)生連續(xù)變化。用以傳遞、加工和處理模擬信號的電子電路被稱為模擬電路。數(shù)字（digital）信號信號的幅度量值隨著時間的延續(xù)（變化）而發(fā)生不連續(xù)的，具有離散特性變化用于處理數(shù)字信號的電路，如傳送、存儲、變換、算術運算和邏輯運算等的電路稱為數(shù)字電路。1.1.2數(shù)字電路與模擬電路的區(qū)別

電路類型

數(shù)字電路模擬電路

研究內(nèi)容

輸入信號與輸出信號間的邏輯關系如何不失真地進行信號的處理

信號的

特征

時間上離散，但在數(shù)值上是單位量的整數(shù)倍

在時間上和數(shù)值上是連續(xù)變化的電信號

分析方法

邏輯代數(shù)圖解法，等效電路，分析計算數(shù)值時間100數(shù)值0時間表1-1數(shù)字電路與模擬電路的主要區(qū)別1.1.3

數(shù)字電路的特點

(1)穩(wěn)定性好，抗干擾能力強。(2)容易設計，并便于構(gòu)成大規(guī)模集成電路。(3)信息的處理能力強。(4)精度高。(5)精度容易保持。(6)便于存儲。(7)數(shù)字電路設計的可編程性。(8)功耗小。1.2數(shù)字系統(tǒng)中的數(shù)制1.2.1

十進制數(shù)表述方法

特點1.在每個位置只能出現(xiàn)（十進制數(shù)）十個數(shù)碼中的一個。2.低位到相鄰高位的進位規(guī)則是“逢十進一”，故稱為十進制。3.同一數(shù)碼在不同的位置(數(shù)位)表示的數(shù)值是不同的。（1-1）1.2.2

二進制數(shù)表述方法

（1-2）如將(11010.101)2

寫成權(quán)展開式為：1.2.2

二進制數(shù)表述方法

二進制的加法規(guī)則是：0+0=0，1+0=10+1=1，1+1=10二進制的減法規(guī)則是：0–0=0，0–1=1（有借位）1–0=1，1–1=0二進制的乘法規(guī)則是：0×0=0，1×0=00×1=0，1×1=1二進制數(shù)除法：11110÷101=110同樣可以用算式完成：1.2.3十六進制數(shù)表述方法

十六進制數(shù)采用0、1、2、3、4、5、6、7、8、9和A、B、C、D、E、F十六個數(shù)碼。10

11

12

13

14

15（1-3）(7F9)16＝7×162+F×161+9×1601.2.4八進制數(shù)表述方法

八進制數(shù)的基數(shù)是8，它有0、1、2、3、4、5、6、7共八個有效數(shù)碼。（1-4）1.3不同數(shù)制間的轉(zhuǎn)換1.3.1十六進制、二進制數(shù)與十進制數(shù)間的轉(zhuǎn)換

從小數(shù)點開始向左按四位分節(jié)，最高位和低位不足四位時，添0補足四位分節(jié)，然后用一個等值的十六進制數(shù)代換。轉(zhuǎn)換二進制數(shù)十六進制數(shù)轉(zhuǎn)換二進制數(shù)十六進制數(shù)將每個十六進制數(shù)用4位二進制來書寫，其最左側(cè)或最右側(cè)的可以省去。轉(zhuǎn)換二進制數(shù)十進制數(shù)通常采用基數(shù)乘除法。轉(zhuǎn)換二進制數(shù)十進制數(shù)將對應的二、十六進制數(shù)按各位權(quán)展開，并把各位值相加。1.3.1十六進制、二進制數(shù)與十進制數(shù)間的轉(zhuǎn)換

【例1-1】將二進制數(shù)(110101．101)2轉(zhuǎn)換為十進制數(shù)。解：(110101．101)2

＝1×25+l×24+0×23+1×22+0×21+l×20+1×2-1+0×2-2+1×2-3

＝32+16+0+4+0+1+0.5+0+0.125

＝(53．625)D【例1-2】將十六進制數(shù)(4E5.8)H轉(zhuǎn)換為十進制數(shù)。解：(4E5.8)H＝4×(16)2+E×(16)1+5×(16)0+8×(16)-1

＝4×256+14×16+5×1+8×(1/16)

＝(1253.5)D1.3.2

十進制數(shù)轉(zhuǎn)換為二進制、十六進制數(shù)【例1-3】

將(59.625)D轉(zhuǎn)換為二進制數(shù)。解：整數(shù)部分2|59余數(shù)2|29……1低位2|14……12|7

……0（反序）2|3

……12|1

……0

0

……1高位小數(shù)部分0.625整數(shù)×21.250………1高位0.250×20.500

………0（順序）×21.000

………1低位即(59.625)D=（101011.101)B1.3.2

十進制數(shù)轉(zhuǎn)換為二進制、十六進制數(shù)【例1-4】將十進制數(shù)（427.34357)D轉(zhuǎn)換成十六進制數(shù)。解：整數(shù)部分16|427余數(shù)16|26………11低位16|1

………10（反序）

0………1高位小數(shù)部分0.34357整數(shù)×

165.50000………5

高位0.50000（順序）×

168.00000

………8低位即（427.34357)D=（1AB.58)161.3.3二進制數(shù)與十六進制數(shù)之間的相互轉(zhuǎn)換【例1-5】將二進制數(shù)（10110101011.100101)B轉(zhuǎn)換成十六進制數(shù)。

解：因為10110101011.100101=0101

1010

1011.1001

0100 ↓↓↓↓↓5AB94所以（10110101011.100101)B=（5AB.94)H1.3.3二進制數(shù)與十六進制數(shù)之間的相互轉(zhuǎn)換【例1-6】將十六進制數(shù)（75E.C6)H轉(zhuǎn)換成二進制數(shù)。解：將每位十六進制數(shù)寫成對應的四位二進制數(shù)（75E.C6)H=（011101011110.11000110)B=（11101011110.1100011)B

1.3.3二進制數(shù)與十六進制數(shù)之間的相互轉(zhuǎn)換【例1-7】將八進制數(shù)（5163)O轉(zhuǎn)換成二進制數(shù)。

解：將每位八進制數(shù)碼分別用三位二進制數(shù)表示，轉(zhuǎn)換過程如下(5163)O=(101

001

110

011)2=(101001110011)2

八進制轉(zhuǎn)二進制規(guī)則是，將每位八進制數(shù)碼分別用三位二進制數(shù)表示，并在這個0和1構(gòu)成的序列去掉無用的前導0即得。1.4數(shù)字系統(tǒng)中數(shù)的表示方法與格式1.4.1十進制編碼

1.8421BCD碼

在這種編碼方式中，每一位二進制代碼都代表一個固定的數(shù)值，把每一位中的1所代表的十進制數(shù)加起來，得到的結(jié)果就是它所代表的十進制數(shù)碼。由于代碼中從左到右每一位中的1分別表示8、4、2、1（權(quán)值），即從左到右，它的各位權(quán)值分別是8、4、2、1。所以把這種代碼叫做8421碼。8421BCD碼是只取四位自然二進制代碼的前10種組合。1.4.1十進制編碼

2.2421碼

從左到右，它的各位權(quán)值分別是2、4、2、1。與每個代碼等值的十進制數(shù)就是它表示的十進制數(shù)。在2421碼中，0與9的代碼、1與8的代碼、2與7的代碼、3與6的代碼、4與5的代碼均互為反碼。

3.余3碼余3碼是一種特殊的BCD碼，它是由8421BCD碼加3后形成的，所以叫做余3碼。表1-2三種常用的十進制編碼十進制數(shù)8421碼（BCD碼）2421碼余3碼0000000000011100000001010020010001001013001100110110401000100011150101101110006011011001001701111101101081000111010119100111111100111110101111111010011110110110001101001001111100000101101011000001011010不用的代碼（偽碼）1.4.1十進制編碼

4.格雷碼●二進制碼到格雷碼的轉(zhuǎn)換（1）格雷碼的最高位（最左邊）與二進制碼的最高位相同。（2）從左到右，逐一將二進制碼的兩個相鄰位相加，作為格雷碼的下一位（舍去進位）。（3）格雷碼和二進制碼的位數(shù)始終相同?！窀窭状a到二進制碼的轉(zhuǎn)換（1）二進制碼的最高位（最左邊）與格雷碼的最高位相同。（2）將產(chǎn)生的每個二進制碼位加上下一相鄰位置的格雷碼位，作為二進制碼的下一位（舍去進位）。1.4.1十進制編碼

表1-3四位格雷碼十進制數(shù)二進制碼格雷碼十進制數(shù)二進制碼格雷碼0000000008100011001000100019100111012001000111010101111300110010111011111040100011012110010105010101111311011011601100101141110100170111010015111110001.4.1十進制編碼

【例1-8】

把二進制數(shù)1001轉(zhuǎn)換成格雷碼。解：二進制數(shù)到格雷碼的轉(zhuǎn)換1.4.1十進制編碼

【例1-9】把格雷碼0111轉(zhuǎn)換成二進制數(shù)。解：格雷碼到二進制數(shù)的轉(zhuǎn)換1.4.2十進制數(shù)的BCD碼表示方法【例1-10】

求出十進制數(shù)972.6510的8421BCD碼。解：將十進制數(shù)的每一位轉(zhuǎn)換為其相應的4位BCD碼。那么十進制數(shù)972.65就等于：

8421BCD碼：1001

0111

0010.0110

01018421BCD，即972.6510=100101110010.011001018421BCD

十進制972.65十進制972.65BCD100101110010.011001011.4.2十進制數(shù)的BCD碼表示方法【例1-11】用余3碼對十進制數(shù)N=567810進行編碼。解：首先對十進制數(shù)進行8421BCD編碼，然后再將各的位編碼加3即可得到余3碼。十進制972.655678↓↓↓↓0101011001111000↓↓↓↓1000100110101011所以有：N=567810=1000100110101011余31.4.3字母數(shù)字碼【例1-12】一組信息的ASCII碼如下，請問這些信息是什么？1001000100010110011001010000解：

把每組7位碼轉(zhuǎn)換為等值的十六進制數(shù)，則有：

48454C50以此十六進制數(shù)為依據(jù)，查表1-4可確定其所表示的符號為：HELP

1.4數(shù)字系統(tǒng)中數(shù)的表示方法與格式1.4.3字母數(shù)字碼十進制972.65位765位4321

表1-4美國信息交換標準碼（ASCII碼）表位765位43210000010100111001011101110000NULDLESP0@P`p0001SOHDC1!1AQaq0010STXDC2”2BRbr0011ETXDC3#3CScs0100EOTDC4$4DTdt0101ENQNAK%5EUeu0110ACKSYN&6FVfv0111BELETB’7GWgw1000BSCAN(8HXhx1001HTEM)9IYiy1010LFSUB*:JZjz1011VTESC+;K[k{1100FFFS,<L]l|1101CRGS-=M\m}1110SORS.>N^n~1111SIUS/?O_oDEL1.4.4碼制

十進制972.651.原碼表示法十進制的+37和-37的原碼可分別寫成：十進制數(shù)+37-37二進制原碼01001011100101↑↑

符號位符號位小數(shù)+53.625和-53.625的原碼可分別寫成：十進制數(shù)+53.625-53.625二進制原碼0110101.10111101010.101↑↑

符號位符號位因此，整數(shù)原碼的定義為：1.4.4碼制

2.反碼表示法

【例1-13】用四位二進制數(shù)表示十進制數(shù)+5和-5的反碼。解：

可以先求十進制數(shù)所對應二進制數(shù)的原碼，再將原碼轉(zhuǎn)換成反碼。十進制數(shù)+5–5二進制原碼01011101二進制反碼01011010↑↑

符號位符號位即[+5]反=0101，[-5]反=1010。

1.4.4碼制

十進制972.653.補碼表示法（1）整數(shù)補碼的定義：【例1-14】用四位二進制數(shù)表示+5和-5的補碼。解：解題的過程三步：先求十進制數(shù)所對應二進制數(shù)的原碼，再將原碼轉(zhuǎn)換成反碼，然后將反碼變?yōu)檠a碼。十進制數(shù)+5–5二進制原碼01011101二進制反碼01011010二進制補碼01011010+1=1011↑↑

符號位符號位即[+5]補=0101，[-5]補=1011。（1）整數(shù)補碼的定義：十進制972.65（1）整數(shù)補碼的定義：3.補碼表示法表1-5四位有符號數(shù)的表示b3b2b1b0原碼反碼補碼b3b2b1b0原碼反碼補碼0111+7+7+71000-0-7-80110+6+6+61001-1-6-70101+5+5+51010-2-5-60100+4+4+41011-3-4-50011+3+3+31100-4-3-40010+2+2+21101-5-2-30001+1+1+11110-6-1-20000+0+0+01111-7-0-1（1）整數(shù)補碼的定義：【例1-15】求二進制數(shù)x=+1011，y=-1011在八位存貯器中的原碼、反碼和補碼的表示形式。解：

無論是原碼、反碼和補碼形式，八位存貯器的最高位為符號位，其它位則是數(shù)值部分的編碼表示。在數(shù)值部分中，對于正數(shù)，原碼、反碼和補碼各位相同，而對于負數(shù)，反碼是原碼的按位求反，補碼則是原碼的按位求反加1。所以，二進制數(shù)x和y的原碼、反碼和補碼分別表示如下：

[x]原碼

=00001011，[x]反碼

=00001011，[x]補碼

=00001011[y]原碼

=10001011，[y]反碼

=11110100，[y]補碼

=11110101（1）整數(shù)補碼的定義：【例1-16】求X=－1001010的補碼。解：

[x]補=28+(-1001010)=100000000-1001010=10110110。

（1）整數(shù)補碼的定義：（2）定點小數(shù)(二進制小數(shù))補碼的定義

二進制小數(shù)的補碼定義為

【例1-17】求X1=+0.1011011和X2=－0.1011011的補碼。解：

[X1]補=0.1011011[X2]補=2+(-0.1011011)=10-0.1011011=1.01001011.4.5用補碼進行二進制數(shù)計算

1.原碼運算原碼中的符號位不參加運算。同符號數(shù)相加作加法；不同符號數(shù)相加作減法。2.補碼運算

運算時符號位和數(shù)值一起參加運算，不單獨處理。[X＋Y]補＝[X]補＋[Y]補；[X－Y]補＝[X]補＋[－Y]補。3.反碼運算運算時符號位與數(shù)值一起參加運算，如果符號位產(chǎn)生了進位，則此進位應加到和數(shù)的最低位，稱為循環(huán)進位。[X＋Y]反＝[X]反＋[Y]反；[X－Y]反＝[X]反＋[－Y]反。

1.4.5用補碼進行二進制數(shù)計算

【例1-18】設X=+1011101,Y=+0011010,求Z=X-Y。解：(1)原碼運算[X]原=01011101，[Y]原=00011010因為|X|＞|Y|,所以X作被減數(shù)，Y作減數(shù)，差値為正。01011101-0001101001000011即[Z]原=01000011,其真?zhèn)帪閆=+1000011。1.4.5用補碼進行二進制數(shù)計算

【例1-18】設X=+1011101,Y=+0011010,求Z=X-Y。解：

（2）反碼運算

[X]反=01011101，[Y]反=11100101即[Z]原=01000011,其真?zhèn)帪閆=+1000011。110000101+01000010(1)10100111+101110101.4.5用補碼進行二進制數(shù)計算

【例1-18】設X=+1011101,Y=+0011010,求Z=X-Y。解：

（3）補碼運算[X]補=01011101，[Y]補=11100110

即[Z]補=01000011,其真?zhèn)帪閆=+1000011。

舍棄01011101+11100110(1)01000011

本章小結(jié)0和10~2N-10~70~9，A~F二進制（八進制或十六進制）到十進制轉(zhuǎn)換八進制二進制轉(zhuǎn)換二進制八進制（或十六進制）

轉(zhuǎn)換轉(zhuǎn)換十進制二進制、八進制、十六進制八進制十六進制轉(zhuǎn)換編碼

代碼BCD碼

余3碼

格雷碼

ASCII碼BCD碼

原碼

反碼

補碼

第2章邏輯門功能及其電路特性2.1基本邏輯門

2.1.1邏輯代數(shù)的三種基本運算模型圖2-1與、或、非邏輯說明示例2.1基本邏輯門

亮閉合閉合滅斷開閉合滅閉合斷開滅斷開斷開燈Y開關B開關A表2-1與邏輯功能表亮閉合閉合亮斷開閉合亮閉合斷開滅斷開斷開燈Y開關B開關A表2-2或邏輯功能表滅閉合亮斷開燈Y開關A表2-3非邏輯功能表2.1.2基本邏輯代數(shù)與邏輯符號運算符號“·”“+”非運算符號“ˉ”1+1=11·1=11+0=11·0=00+1=10·1=00+0=00·0=0非運算或運算與運算A+A=AA·A=AA+1=1A·1=A

A+0=AA·0=0非運算或運算與運算2.1.2基本邏輯代數(shù)與邏輯符號（a）矩形輪廓圖形符號(b)特定外型的圖形符號

&ABABABYYYYYYABAA與或非非或與≥11圖2-2與、或、非的圖形符號2.1.2基本邏輯代數(shù)與邏輯符號圖2-33輸入和8輸入與門圖2-43輸入或門和8輸入或門2.1.2基本邏輯代數(shù)與邏輯符號ABABYABY圖2-52輸入與門及其輸入和輸出波形(a)輸入波形(b)2輸入與門(c)輸出波形2.1.2基本邏輯代數(shù)與邏輯符號ABABYABY圖2-62輸入或門及其輸入和輸出波形(a)輸入波形(b)2輸入與門(c)輸出波形2.1.2基本邏輯代數(shù)與邏輯符號圖2-7非門及其輸入和輸出波形AAYAY(a)輸入波形(b)非門(c)輸出波形2.2其他邏輯門及表述2.2.1與非門(a)與門和非門組合(b)與非門ABY圖2-8二輸入與非門的圖形符號其輸出與輸入之間的邏輯關系表達式為：2.2.1與非門(a)輸入波形(b)與非門(c)輸出波形011101110100BA表2-7

“與非”門真值表ABABYABY圖2-92輸入與非門的輸入/輸出波形2.2.2或非門圖2-10或非門的邏輯符號(a)或門和非門組合(b)或非門ABY輸出與輸入之間的邏輯關系可表達式為：圖2-11或非門的輸入輸出波形表2-8“或非”門真值表AB0010101001102.2.2或非門(a)輸入波形(b)或非門(c)輸出波形ABABYABY2.2.3異或門圖2-12二輸入異或門的邏輯符號ABY相應的邏輯表達式為：或表示為圖2-13異或門的輸入輸出波形2.2.3異或門011101110000BA表2-9

二輸入“異或”門真值表BAY?=(a)輸入波形(b)異或門(c)輸出波形ABABYABY2.2.4同或門圖2-14二輸入同或門的邏輯符號ABY二變量同或運算的邏輯表達式為:Y=A⊙B

圖2-15同或門的輸入輸出波形2.2.4同或門表2-10

二變量“同或”門真值表ABY=A⊙B001010100111(a)輸入波形(b)同或門(c)輸出波形ABABYABY2.3其他輔助門電路

2.3.1三態(tài)門圖2-16三態(tài)門(a)高電平使能(b)低電平使能YENAAYEN邏輯功能可表達為：當EN=1時（EN輸入為高電平時），Y=A，即Y直接輸出來自A的信號；而當EN=0時，Y呈高阻態(tài)，即等同于斷開狀態(tài)，可表述為：Y=Z。邏輯功能可表達為：當EN=0時（EN輸入為低電平時），三態(tài)門工作，即Y=A，而當EN=1時，Y=Z。2.3.1三態(tài)門圖2-17三態(tài)與非門的邏輯符號(a)控制端高電平有效(b)控制端低電平有效ABENYABENY1高阻態(tài)Zxx0YBAEN輸出端數(shù)據(jù)使能端表2-11EN高電平有效型三態(tài)與非門的簡化真值表BAY×=2.3.1三態(tài)門圖2-18三態(tài)門用于總線傳輸圖2-19用三態(tài)門實現(xiàn)數(shù)據(jù)雙向傳輸A1B1EN1A2B2EN2數(shù)據(jù)總線AnBnENnABENG2G12.3.2集電極開路邏輯門圖2-20OC與非門的開關級描述FAB圖2-21OC與非門的邏輯符號2.3.2集電極開路邏輯門1.實現(xiàn)線與功能圖2-22OC與非門構(gòu)成的線與邏輯電路CD+5VFRPABF1F2邏輯表達式:1KΩ+5VGHEFCDABY圖2-23四OC門四個OC門線與的輸出表達式：Y=A·B·C·D·E·F·G·H2.3.2集電極開路邏輯門2.實現(xiàn)電平轉(zhuǎn)換VOABRP+10V圖2-24實現(xiàn)電平轉(zhuǎn)換2.3.2集電極開路邏輯門3.用做驅(qū)動器圖2-25驅(qū)動發(fā)光二極管ABRP+5V2.4集成電路邏輯門

2.4.1邏輯門及其基本結(jié)構(gòu)與工作原理圖2-26NMOS晶體管的圖形符號(a)NMOS晶體管(b)NMOS晶體管的兩種簡化符號2.4.1邏輯門及其基本結(jié)構(gòu)與工作原理圖2-27PMOS晶體管的圖形符號(a)PMOS晶體管(b)PMOS晶體管的兩種簡化符號2.4.1邏輯門及其基本結(jié)構(gòu)與工作原理(a)MOS反相器結(jié)構(gòu)(b)MOS反相器另一種表示法1.CMOS反相器（CMOS非門）工作原理圖2-28CMOS反相器的開關模型2.4.1邏輯門及其基本結(jié)構(gòu)與工作原理2.CMOS或非門工作原理圖2-29CMOS或非門2.CMOS或非門工作原理圖2-30CMOS或非門的等效開關模型2.4.1邏輯門及其基本結(jié)構(gòu)與工作原理2.4.1邏輯門及其基本結(jié)構(gòu)與工作原理3.CMOS與非門工作原理STP1A

負載管并聯(lián)（并聯(lián)開關）

驅(qū)動管串聯(lián)（串聯(lián)開關）BYSTP2STN1

STN2VDD

圖2-31CMOS與非門3.CMOS與非門工作原理圖2-32CMOS與非門的開關模型(a)輸入均為高電平(b)輸入中有一個高電平(c)輸入均為低電平2.4.1邏輯門及其基本結(jié)構(gòu)與工作原理2.4.2TTL集成電路邏輯門及同類CMOS器件系列TTL門電路74（民用）系列54（軍用）系列子系列子系列74：標準TTL（StandardTTL）。

74L：低功耗TTL（Low-powerTTL）。

74S：肖特基TTL（SchottkyTTL）。

74AS：先進肖特基TTL（AdvancedSchottkyTTL）。

74LS：低功耗肖特基TTL（Low-powerSchottkyTTL）。

74ALS：先進低功耗肖特基TTL（AdvancedLow-powerSchottkyTTL）2.4.2TTL集成電路邏輯門及同類CMOS器件系列74L74ALS 74LS74AS7474S最小最大74AS74S74ALS74LS7474L最快最慢TTL系列功耗TTL系列速度表2-13TTL系列速度及功耗的比較表2-1454系列與74系列的比較系列電源電壓（V）環(huán)境溫度（℃）544.5~5.5－55~+125744.75~5.250~702.4.3集成電路門的性能參數(shù)1.器件的工作電源電壓TTL集成電路的標準直流電源電壓為5V，最低4.5V，最高5.5V。2.邏輯器件的輸入/輸出邏輯電平數(shù)字集成電路分別有四種不同的輸入/輸出邏輯電平。2.邏輯器件的輸入/輸出邏輯電平標準TTL電路則有：定義為邏輯0的低電平輸入電壓范圍VIL：0~0.8V。定義為邏輯1的高電平輸入電壓范圍VIH：2~5V。定義為邏輯0的低電平輸出電壓范圍VOL：不大于0.3V。定義為邏輯1的高電平輸出電壓范圍VOH：不小于2.4V。5VCMOS電路：定義為邏輯0的低電平輸入電壓范圍VIL：0~0.5V。定義為邏輯1的高電平輸入電壓范圍VIH：2.5~5V。定義為邏輯0的低電平輸出電壓范圍VOL：不大于0.1V。定義為邏輯1的高電平輸出電壓范圍VOH：不小于4.4V。2.邏輯器件的輸入/輸出邏輯電平圖2-33標準TTL門的輸入/輸出邏輯電平3．邏輯信號傳輸延遲時間圖2-34tPHL和tPLH的定義4.集成邏輯電路的扇入和扇出系數(shù)圖2-35兩種邏輯狀態(tài)中的電流和電壓IOHLowLow輸出高電平VOHVIHIIH驅(qū)動門＋＋－－負載門IOLHighHigh輸出低電平VOLVILIIL驅(qū)動門＋＋－－負載門4.集成邏輯電路的扇入和扇出系數(shù)【例2-1】已知74ALS00的電流參數(shù)為IOL(max)=8mA，IIL（max）=0.1mA，IOH（max）=0.4mA，IIH（max）=20A。求一個74ALS00與非門輸出能驅(qū)動多少個74ALS00與非門的輸入。解：首先考慮低電平狀態(tài)。在低電平狀態(tài)下得到能被驅(qū)動的輸入個數(shù)：2.4.3集成電路門的性能參數(shù)5.集成邏輯門器件的功耗功耗2.4.4TTL與CMOS集成電路的傳統(tǒng)接口技術表2-15TTL門與CMOS門的連接條件驅(qū)動門負載門VOH(min)＞VIH(min)VOL(max)＜VIL(max)IOH＞IIHIOL＞IIL2.4.4TTL與CMOS集成電路的傳統(tǒng)接口技術RTTLCMOS+5V圖2-36TTL驅(qū)動門與CMOS負載門的連接2.4.5CMOS與TTL邏輯器件的封裝圖2-3774LS00引腳配置及DIP封裝外形圖邏輯門本章小結(jié)

邏輯運算與、或、非運算邏輯符號、邏輯表達式和真值表高電平復合邏輯運算與非運算、或非運算、異或及同或運算與非門異或門同或（異或非）門“線與”功能集成電路（IC）TTL系列CMOS系列扇出系數(shù)對數(shù)字IC的理解重點在于它們的輸出與輸入之間的邏輯關系和外部電氣特性?？删幊踢壿嬈骷嶒?/p>

1、集成電路TTL和CMOS器件的邏輯功能和性能參數(shù)測試。根據(jù)2.4節(jié)的原理，分別測試下列TTL器件和CMOS器件的功能和性能參數(shù)。（1）．測試74LS08（二輸入端四與門）的邏輯功能（2）．測試74LS32（二輸入端四或門）的邏輯功能（3）．測試74LS04（六反相器）的邏輯功能（4）．測試74LS00（二輸入端四與非門）的邏輯功能（5）．測試74LS86（二輸入端四異或門）的邏輯功能（6）．測試CD4002（四輸入端二或非門）的邏輯功能（7）．測試CD4011（二輸入端四與非門）的邏輯功能實驗

圖2-5174LS00和CD4011四與非門1234567141312111098VDDVSS圖2-5274LS08四與門圖2-53CD4002二或非門實驗

圖2-5474LS04六非門圖2-5574LS32四或門圖2-5674LS86四異或門實驗

測試內(nèi)容：（1）邏輯功能測試：在輸入端輸入高、低電平信號的不同組合，測出相應的輸出邏輯電平。（2）集成電路門的性能參數(shù)；分別測試標準TTL門和CMOS門的輸入/輸出邏輯電平。（3）比較標準TTL器件和CMOS器件的性能特點，總結(jié)與門、或門、非門、與非、或非門、異或的邏輯規(guī)律。完成實驗報告。第3章邏輯函數(shù)運算規(guī)則及化簡3.1概述邏輯函數(shù)的表示方法如下：設輸入邏輯變量為A、B、C、

…，輸出邏輯變量為F。當A、B、C、

…的取值確定后，F(xiàn)的值就被唯一的確定下來，則稱F是A、B、C、…

的邏輯函數(shù)，記為：

F=f（A，B，C，

…）

邏輯變量和邏輯函數(shù)的取值只能是0或1，沒有其它中間值。

邏輯函數(shù)真值表邏輯表達式邏輯圖波形圖和卡諾圖3.2邏輯代數(shù)的運算規(guī)則

3.2.1邏輯代數(shù)基本公理

公理1：設A為邏輯變量，若A≠0，則A＝1；若A≠l，則A＝0。這個公理決定了邏輯變量的雙值性。在邏輯變量和邏輯函數(shù)中的0和1，不是數(shù)值的0和1，而是代表兩種邏輯狀態(tài)。公理2：。式中點表示邏輯與，在用文字表述時常省略；加號表示邏輯或。公理3：。公理4：。。公理5：；。3.2.2邏輯代數(shù)的基本定律

（1）0-1律：。（2）自等律：。（3）重疊律：。（4）互補律：。（5）還原律：。（6）交換律：。（7）結(jié)合律：。

以上各定律均可用公理來證明，方法是將邏輯變量分別用0和1代入，所得的表達式符合公理2至公理5。3.2.2邏輯代數(shù)的基本定律

（8）分配律：加（邏輯或）對乘（邏輯與）的分配律證明如下：

3.2.2邏輯代數(shù)的基本定律

（9）吸收律：

證明：

(10)等同律：

證明：

3.2.2邏輯代數(shù)的基本定律

（11）反演律（摩根定理）

采用真值表法證明，反演律成立。000011001101001110111100BAA·

B3.2.2邏輯代數(shù)的基本定律

（12）包含律：

3.2.3摩根定理（1）邏輯變量“與”運算后取反等于各個邏輯變量分別取反的“或”運算。用公式表示如下：（2）邏輯變量“或”運算后取反等于各個邏輯變量分別取反的“與”運算。用公式表示如下：

上述兩個定理也適用于多個變量的情形，如：3.2.3摩根定理【例3-1】應用摩根定理化簡邏輯函數(shù)

解：反復應用摩根定理可得：3.2.4邏輯代數(shù)的基本規(guī)則

1．代入規(guī)則例:

A（B+C）=AB+AC，等式中的C都用（C+D）代替，該邏輯等式仍然成立，即

A（B+（C+D））=AB+A（C+D）

任何一個含有變量A的邏輯等式，如果將所有出現(xiàn)A的位置都代之以同一個邏輯函數(shù)F，則等式仍然成立。3.2.4邏輯代數(shù)的基本規(guī)則

2．反演規(guī)則

對于任何一個邏輯表式F，若將其中所有的與“·

”變成或“+”，“+”換成“·

”，“0”換成“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，則得到的結(jié)果就是。

原則：

(1)

注意保持原函數(shù)中的運算符號的優(yōu)先順序不變。

【例3-2】已知邏輯函數(shù)，試求其反函數(shù)。解：而不應該是2．反演規(guī)則

原則：

(2)

不屬于單個變量上的反號應保留不變?；虿粚儆趩蝹€變量上的反號下面的函數(shù)當一個變量處理?！纠?-3】已知,求。解法一：解法二：3．對偶規(guī)則

對于任何一個邏輯表達式F，如果將式中所有的“·

”換成“+”，“+”換成“·

”，“0”換成“1”，“1”換成“0”，而變量保持不變，原表達式中的運算優(yōu)先順序不變。那么就可以得到一個新的表達式，這個新的表達式稱為F的對偶式F*。

【例3-4】已知，求。解：【例3-5】已知，求。解：3．對偶規(guī)則

對偶式的兩個重要性質(zhì)：性質(zhì)1：若F（A，B，C，···）=G（A，B，C，···），則F*=G*性質(zhì)2：（F*）*=F

【例3-6】證明函數(shù)是一自對偶函數(shù)。證明：

3.3邏輯函數(shù)表述方法

3.3.1邏輯代數(shù)表達式3.3.2邏輯圖表述

【例3-7】分析圖3-1邏輯圖的邏輯功能。解：由圖可知

ABSC圖3-1例3-7的邏輯圖3.3.3真值表表述

【例3-8】

列出函數(shù)Y=AB+BC+CA的真值表。解：

表3-2例3-8的真值表ABCY00000010010001111000101111011111

從真值表中可以看出，這是一個多數(shù)表決通過的邏輯函數(shù)，當輸入變量A、B、C中有兩個或兩個以上為1時，輸出變量Y為1。3.3.4卡諾圖表述(a)2變量卡諾圖(b)3變量卡諾圖(c)4變量卡諾圖圖3-22、3、4變量的卡諾圖

m20m21m23m22m18m19m17m1610m28m29m31m30m26m27m25m2411m12m13m15m14m10m11m9m801m4m5m7m6m2m3m1m000100101111110010011001000CDEAB圖3-35變量的卡諾圖3.4邏輯函數(shù)的標準形式

3.4.1最小項表述1．最小項的定義

設有n個變量，它們所組成的具有n個變量的“與”項中，每個變量以原變量或反變量的形式出現(xiàn)一次，且僅出現(xiàn)一次，則這個乘積項稱為最小項。2．最小項的性質(zhì)(a)對于任何一個最小項，只有對應的一組變量取值，才能使其值為“1”。(b)相同變量構(gòu)成的兩個不同最小項邏輯“與”為“0”。(c)n個變量的全部最小項之邏輯“或”為“1”，即：(d)某一個最小項不是包含在邏輯函數(shù)F中，就是包含在反函數(shù)中。n個變量構(gòu)成的最小項有n個相鄰最小項。例，與是相鄰最小項。

3.4.2最大項表述

1．最大項的定義設有n個變量，它們所組成的具有n個變量的“或”項中，每個變量以原變量或反變量的形式出現(xiàn)一次，且僅出現(xiàn)一次，這個“或”項稱為最大項。

2．最大項的性質(zhì)(a)對于任何一個最大項，只有對應的一組變量取值，才能使其值為“0”。例，只有變量ABCD=0000時（每一變量都為0時），才有A+B+C+D為“0”。(b)相同變量構(gòu)成的任何兩個不同最大項邏輯“或”為“1”。例，M4+M6=(c)n個變量的全部最大項之邏輯“與”為“0”，即：(d)某一個最大項不是包含在邏輯函數(shù)F中，就是包含在反變量中。(e)n個變量構(gòu)成的最大項有n個相鄰最大項。例，與是相鄰最大項。

3．最小項與最大項的關系下標i相同的最小項與最大項互補，即。例如，，即為：。

3.4.3標準與或表達式

【例3-9】將展開為最小項之和的形式。

【例3-10】將寫成標準與或表達式。

。

3.4.4標準或與表達式

【例3-11】將=Σm（0，2，3，6）展開為最大項之積的形式。

【例3-12】將寫成標準或與表達式。3.4.5兩種標準形式的相互轉(zhuǎn)換

對于一個n變量的邏輯函數(shù)F，若F的標準與或式由K個最小項相或構(gòu)成，則F的標準或與式一定由個最大項相與構(gòu)成，并且對于任何一組變量取值組合對應的序號i，若標準與或式中不含mi，則標準或與式中一定含Mi?！纠?-13】將標準與或表達式表示為標準或與表達式。3.4.6邏輯函數(shù)表達式與真值表的相互轉(zhuǎn)換1．由真值表求對應的邏輯函數(shù)表達式

M7M6M5M4M3M2M1M0m0m1m2m3m4m5m6m701110100000001010011100101110111最大項最小項FABC表3-3真值表3.4.6邏輯函數(shù)表達式與真值表的相互轉(zhuǎn)換2．由邏輯函數(shù)表達式求對應的真值表

步驟

在真值表中列出輸入變量二進制值的所有可能取值組合將邏輯函數(shù)的與或（或與）表達式轉(zhuǎn)換為標準與或（或與）形式

將構(gòu)成標準與或（或與）形式的每個最小項（最大項）對應的輸出變量處填上1（0），其它填上0（1）：111；：110；:011在真值表中，輸入變量二進制值111、110、011對應的輸出變量處填上1，其它填上0即得該函數(shù)的真值表。例，3.5邏輯代數(shù)化簡法

3.5.1并項化簡法

【例3-14】化簡

【例3-15】化簡

【例3-16】化簡

3.5.2吸收化簡法【例3-17】化簡

【例3-18】化簡

【例3-19】化簡

3.5.3配項化簡法

【例3-20】化簡

【例3-21】化簡

方法①

3.5.3配項化簡法

【例3-22】化簡

方法②Ａ＋Ａ＝Ａ

3.5.4消去冗余項化簡法【例3-23】化簡

【例3-24】化簡

【例3-25】化簡

3.5.4消去冗余項化簡法【例3-26】化簡

3.5.4消去冗余項化簡法【例3-27】化簡

解：(1)先求出F的對偶函數(shù)，并對其進行化簡：

(2)求的對偶函數(shù)，便得F的最簡或與表達式:

3.6卡諾圖化簡法

3.6.1與或表達式的卡諾圖表示

【例3-28】用卡諾圖表示下面的標準與或表達式：101010111001000010CDABABCABCABC圖3-4標準與或表達式的卡諾圖解：3.6.1與或表達式的卡諾圖表示

【例3-29】用卡諾圖表示邏輯函數(shù)：解：

圖3-5非標準與或表達式的卡諾圖例子

3.6.1與或表達式的卡諾圖表示

【例3-30】用卡諾圖表示邏輯函數(shù)：

圖3-6非標準與或表達式的卡諾圖

解：在變量A、D取值均為00的所有方格中填入1；在變量B、C取值分別為0、1的所有方格中填入1，其余方格中填入0。3.6.2與或表達式的卡諾圖化簡1．卡諾圖化簡原理

圖3-7邏輯相鄰最小項的概念

m10m11m9m810m14m15m13m1211m6m7m5m401m2m3m1m00010110100CDAB3.6.2與或表達式的卡諾圖化簡2．卡諾圖化簡的步驟

步驟1：對卡諾圖中的“1”進行分組，并將每組用“圈”圍起來。步驟2：由每個圈得到一個合并的與項。

步驟3：將上一步各合并與項相加，即得所求的最簡“與或”表達式。3.6.2與或表達式的卡諾圖化簡【例3-31】用卡諾圖化簡法求出邏輯函數(shù)：F（A,B,C,D）=Σm（2,4,5,6,10,11,12,13,14,15）的最簡與或式。

圖3-8例3-31的卡諾圖11001011111110110110000010110100CDAB解：F（A,B,C,D）=【例3-32】某邏輯電路的輸入變量為A、B、C、D，它的真值表如表所示，用卡諾圖化簡法求出邏輯函數(shù)F(A,B,C,D)的最簡與或表達式。解：ABCDFABCDF00001100010001010010001001010100110101100100111001010111101001100111000111011111表3-4真值表圖3-9例3-32的卡諾圖10011001011100110100010010110100CDAB3.6.2與或表達式的卡諾圖化簡【例3-33】用卡諾圖化簡法求出邏輯函數(shù)：F(A,B,C,D)=Σm(0,2,3,4,6,8,10,11,12,14)的最簡與或式。

解：11011010011110010111010010110100CDAB圖3-10例3-33的卡諾圖F（A，B，C，D）=3.6.3或與表達式的卡諾圖化簡

1．或與表達式的卡諾圖表示

解：圖3-11標準或與表達式的卡諾圖【例3-34】用卡諾圖表示下面的標準或與表達式：01001100100010CABA+B+C101A+B+C110A+B+C010A+B+C000【例3-35】用卡諾圖化簡下面或與表達式：解：圖3-12例3-35的卡諾圖2．或與表達式的卡諾圖化簡

A+C011010111001100010CAB解：圖3-13例3-36的卡諾圖

3.6.4含無關項邏輯函數(shù)的化簡最小項表達式：或者

【例3-36】化簡下列函數(shù)：F(A,B,C,D)=Σm(0,3,4,7,11)+d(8,9,12,13,14,15)

01××10××××1101010101010010110100CDAB解：圖3-14例3-37的卡諾圖

3.6.4含無關項邏輯函數(shù)的化簡【例3-37】化簡函數(shù)：

：已知約束條件為：

1××110×××011××000111010010110100CDAB解：圖3-15例3-38的卡諾圖

3.6.5多輸出邏輯函數(shù)的化簡

【例3-38】化簡下面多輸出函數(shù)：

F1=Σm（2，3，6，7，10，11，12，13，14，15）

F2=Σm（2，6，10，12，13，14）

11001011111111000111000010110100CDAB10001010111110000110000010110100CDAB(a)F1的卡諾圖(b)F2的卡諾圖第4章組合電路及其手工分析與設計4.1組合邏輯電路分析4.1.1組合邏輯電路的定義(i=1，2，…，m)組合邏輯電路X1X2XnF1F2Fm輸入信號輸出信號圖4-1組合邏輯電路框圖特點由邏輯門電路組成輸出與輸入之間不存在反饋回路4.1.1組合邏輯電路的定義一般為與或式，但形式不惟一，通過變換可實現(xiàn)用不同門電路組成邏輯圖。在一定程度上可以直接用于自動設計的描述，如轉(zhuǎn)化為HDL描述。邏輯表達式真實地反映出變量取值與函數(shù)值之間的關系，通過對其進行狀態(tài)賦值可以得到對應的真值表。真值表是判斷邏輯關系的有效手段，真值表具有惟一性。在自動設計中，用真值表描述邏輯更容易轉(zhuǎn)化為HDL，從而有利于邏輯的自動設計。真值表是化簡邏輯函數(shù)的主要工具，為最后實現(xiàn)邏輯圖作必要準備?？ㄖZ圖表示變量之間的邏輯關系，一個邏輯表達式可以用不同邏輯圖實現(xiàn)。邏輯圖只反映邏輯功能，不反映電路特性。邏輯圖4.1.2組合邏輯電路的手工分析步驟（1）根據(jù)給定的邏輯電路，寫出輸出邏輯函數(shù)表達式；（2）用卡諾圖或公式法化簡邏輯函數(shù)表達式；（3）列出輸入輸出關系真值表；（4）根據(jù)真值表說明電路的邏輯功能。4.1.3組合邏輯電路分析1.單輸出組合邏輯電路的分析【例4-1】已知邏輯電路如圖4-2所示，分析該電路邏輯功能。ABY1Y2Y3Y4Y圖4-2單輸出組合邏輯電路圖解：（1）寫出各輸出的邏輯函數(shù)表達式：

（2）化簡邏輯電路的輸出函數(shù)表達式：（3）列出真值表表4-1例4-1

真值表ABY001101011001（4）該電路實現(xiàn)的是同或邏輯功能。2．多輸出組合邏輯電路的分析【例4-2】已知邏輯電路如圖4-3所示，分析該電路的邏輯功能。圖4-3多輸出組合邏輯電路圖（來自QuartusII）解：（1）寫出所有輸出邏輯函數(shù)表達式，并對其進行化簡。=A⊙B2．多輸出組合邏輯電路的分析【例4-2】已知邏輯電路如圖4-3所示，分析該電路的邏輯功能。解：（2）根據(jù)化簡后的邏輯函數(shù)表達式列出真值表ABL1L2L300110101001010010100表4-2例4-2真值表（3）邏輯功能說明。該電路是一位二進制數(shù)比較器，當A＝B時，L2＝1；當A＞B時，L1＝1；當A＜B時，L3＝1。注意：在確定該電路的邏輯功能時，輸出函數(shù)L1、L2、L3應綜合考慮。4.2組合邏輯電路手工設計方法4.2.1組合邏輯電路的一般設計步驟（1）對實際邏輯問題進行邏輯抽象，確定輸入、輸出變量；分別對輸入、輸出變量邏輯賦值的具體含義進行定義，然后根據(jù)輸出與輸入之間的邏輯關系列出真值表。（2）根據(jù)真值表寫出相應的邏輯函數(shù)表達式。（3）將邏輯函數(shù)表達式化簡，并轉(zhuǎn)換成所需要的形式。（4）根據(jù)最簡邏輯函數(shù)表達式畫出邏輯電路圖。4.2.2組合邏輯電路的設計示例【例4-3】用“與非門”或“或非門”設計一個表決電路。設計一個A、B和C共三人的表決電路。當表決某個提案時，多數(shù)人同意，則提案通過；同時A具有否決權(quán)。若全票否決，也給出顯示。ABCXY0000111100110011010101010000011110000000表4-3例4-3真值表解：（1）進行邏輯抽象，建立真值表。設A具有否決權(quán)。按按鈕表示輸入1，不按按鈕表示輸入0；以X為1時表示提案通過；Y為1時表示提案全票否決。圖4-4例4-3函數(shù)X的卡諾圖(2)根據(jù)真值表求出函數(shù)X和Y的最簡邏輯表達式。作出函數(shù)X的卡諾圖。用卡諾圖化簡后得到函數(shù)的最簡“與或”表達式為：實現(xiàn)邏輯表函數(shù)的電路圖。ABXCABCX（a）采用與門和或門實現(xiàn)(b)采用與非門實現(xiàn)圖4-5例4-3的邏輯電路圖(3)將上述表達式變換成“與非”-“與非”表達式：(4)用“與非門”畫出實現(xiàn)上述邏輯表達式的邏輯電路圖。(5)觀察表4-3直接獲得Y的邏輯表述4.2.2組合邏輯電路的設計示例第一種方案?？梢圆捎枚嗦窋?shù)據(jù)選擇器。

圖4-6四選一數(shù)據(jù)選擇器

圖4-7用數(shù)據(jù)選擇器的實現(xiàn)方案

4.2.2組合邏輯電路的設計示例第二種方案。就是采用3線-8線譯碼器。

A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7圖4-83線-8線譯碼器m0=(000)m1=