第四章 MOS邏輯集成電路-5

CMOS動態(tài)和時序邏輯動態(tài)邏輯電路的特點預(yù)充-求值的動態(tài)CMOS電路多米諾（Domino）CMOS電路時鐘CMOS電路時序邏輯電路動態(tài)邏輯電路的特點靜態(tài)邏輯電路：穩(wěn)定的輸入信號使MOS晶體管保持在導(dǎo)通或截止?fàn)顟B(tài)，從而維持穩(wěn)定的輸出狀態(tài)動態(tài)邏輯電路：利用柵電容的存儲效應(yīng)來保存信息，因此即使輸入信號不存在，輸出狀態(tài)也可以保持，但是信息不能長期保持，會由于泄漏電流的存在使存儲的信息丟失優(yōu)點：簡化電路、減少器件、降低功耗、減少面積、提高工作速度、無比電路；不要求PMOS和NMOS管成對出現(xiàn)缺點：隨著集成度的提高，器件尺寸減少、工作電壓下降，將使得存儲的電荷量減少，影響電路的可靠性電路中的泄漏電流必須很小，對工藝要求高出現(xiàn)“電荷分享”問題，造成信號損失需要時鐘信號，使電路設(shè)計更復(fù)雜由于動態(tài)電路不能在很低頻率下工作，使功能測試困難CMOS動態(tài)和時序邏輯動態(tài)邏輯電路的特點預(yù)充-求值的動態(tài)CMOS電路多米諾（Domino）CMOS電路時鐘CMOS電路時序邏輯電路預(yù)充-求值的動態(tài)CMOS電路波紋動態(tài)邏輯電路參看右圖（與圖4-30a對比）當(dāng)φ=0時，PMOS管導(dǎo)通，對負載電容充電，使Vout=VDD。輸出是“不真”的，預(yù)充階段當(dāng)φ=1時，PMOS管截止，輸出電平有輸入信號決定，Vout=AB+C。求值階段存在輸入信號的約束和功耗問題預(yù)充-求值的動態(tài)CMOS電路圖4-30（a）當(dāng)φ=0時，PMOS管導(dǎo)通，NMOS管截止，下拉通路斷開，使Vout=VDD。輸出是“不真”的，預(yù)充階段當(dāng)φ=1時，PMOS管截止，NMOS管導(dǎo)通，輸出電平有輸入信號決定，Vout=AB+C。求值階段此種電路為無比電路，但存在上升沿時間和下降沿時間的問題φABC預(yù)充－求值動態(tài)CMOS的基本結(jié)構(gòu)和工作原理In1In2PDNIn3MeMpClkClkOutCL預(yù)充－求值動態(tài)CMOS電路的基本結(jié)構(gòu)工作過程：預(yù)充階段：Clk＝0，Out被Mp預(yù)充到VDD，Me截止，無論輸入何值，均不存在直流通路。此時的輸出無效。求值階段：Clk＝1，Mp截止，Me導(dǎo)通，Out和GND之間形成一條有條件的路徑。具體由PDN決定。若PDN存在該路徑，則Out被放電，Out為低電平，“0”。如果不存在，則預(yù)充電位保存在CL上，Out為高電平“1”。求值階段，只能有與GND間的通路，無與VDD間的，一旦放電，不可能再充電，只能等下次。預(yù)充FET求值FET預(yù)充－求值動態(tài)CMOS電路的工作原理輸出只在此時有效當(dāng)Clk＝1時Clk＝0時，輸出為1，與輸入無關(guān)預(yù)充預(yù)充求值ClkOut邏輯功能由下拉網(wǎng)絡(luò)PDN實現(xiàn)。其結(jié)構(gòu)和設(shè)計與互補CMOS和類NMOS的一樣。晶體管數(shù)目減少，由互補CMOS的2N減為N＋2輸出擺幅不變，VOL=GND，VOH=VDD無比電路，器件尺寸不影響輸出的邏輯電平VDD與GND之間不存在直流通路開關(guān)速度提高扇入只和一個FET相連，輸入電容減小，相應(yīng)負載電容減小

(Cin)無PUN網(wǎng)絡(luò)，負載電容減小(Cout)一般不用PUN網(wǎng)絡(luò)動態(tài)CMOS的特點VTC：(是靜態(tài)量，難以全面反應(yīng)動態(tài)CMOS性能）VOL=GND，VOH=VDD輸入超過NMOS的閾值電壓Vtn時，PDN開始導(dǎo)通，但要等一定時間輸出才為VOL，因此VM＝

VTnVIH，VIL也都等于VTn，結(jié)果NML很低當(dāng)輸入為高，輸出節(jié)點是懸浮的，對噪聲敏感。但NMH很高動態(tài)：tPLH幾乎為0，預(yù)充時已完成。MP的設(shè)計可以隨意，不影響性能。增大——預(yù)充時間短，但負載加大。tPHL要比同樣設(shè)計的互補CMOS稍大一些。Me的存在。動態(tài)CMOS的性能In1In2PDNIn3MeMpClkClkOutCL需要額外增加預(yù)充時間#TrnsVOHVOLVMNMHNMLtpHLtpLHtp62.5V0VVTn2.5-VTnVTn110ps0ns83psCLKCLKIn1In2In3In4OutIn&CLKOutTime,nsVoltageEvaluatePrecharge例靜態(tài)電路：靠管子穩(wěn)定的導(dǎo)通、截止來保持輸出狀態(tài)除狀態(tài)反轉(zhuǎn)外，輸出始終與VDD和GND保持通路。動態(tài)電路：靠電容來保存信息動態(tài)電路的優(yōu)點：對NMOS電路：動態(tài)電路可降低功耗，無比電路對CMOS電路：用動態(tài)電路簡化電路，提高速度一、電荷泄漏動態(tài)CMOS的問題依靠在電容上動態(tài)存儲輸出值，電荷泄漏使高電平降低，預(yù)充動態(tài)電路的時鐘頻率不能過低，最低在250Hz－1kHZ之間。主要是亞閾電流電荷泄漏的解決方案增加一個高電平保持FET和反相器Mkp是弱pMOSFET即W/L<1二、輸出高電平（電荷分享）預(yù)充后存在CL上的電荷，可能會在中間節(jié)點（CA）之間再分配，結(jié)果使輸出高電平降低，而且無法恢復(fù)，還可能形成直流通路。電荷分享過程中的節(jié)點電平變化輸出高電平下降電荷分享若輸入信號在求值階段變化，可能會引起電荷分享問題，使輸出信號變壞電荷分享使得輸出高電平下降當(dāng)出現(xiàn)“電荷分享”狀況時會有電荷流動，此電荷再分配過程中結(jié)點電位隨時間變化電荷分享的等效電路電荷分享問題電荷分享問題電荷分享問題等效電路一般要求Vout＝VDD－Vf小于|Vtp|電荷分享解決方案對中間節(jié)點也預(yù)充門間級聯(lián)gatecascade－邏輯門的連接三、動態(tài)CMOS的級聯(lián)前級預(yù)充為1，該高電平會對后級產(chǎn)生影響，使nMOS開啟，成為放電，結(jié)果導(dǎo)致電荷損失，噪聲容限減小，甚至邏輯錯誤。注意動態(tài)PDN電路間不能直接級聯(lián)?。?！PUN間不能直級聯(lián)需要發(fā)展新的動態(tài)CMOS電路解決方案不能用富NMOS與富NMOS（或富PMOS與富PMOS）電路直接相連例如富NMOS電路，輸出結(jié)點預(yù)充的高電平可以使下一級電路中的NMOS管導(dǎo)通，可能引起誤操作，破壞電路的正常輸出以富NMOS的與非門和或非門級聯(lián)為例分析降低了輸出高電平采用富NMOS與富PMOS交替級連的方式預(yù)充階段CLK＝0PDN到高電平PUN到低電平需要兩相時鐘，即CLK和!CLK采用富NMOS與富PMOS交替級連的方式npCMOS的連接時鐘設(shè)計基于同一個時鐘信號的多級預(yù)充求值電路不能進行級聯(lián)采用多個時鐘信號控制時鐘頻率的設(shè)計最高頻率：上升、下降延遲時間約束最低頻率：各種泄漏電流約束例題Out＝？時鐘信號的設(shè)計時鐘信號的頻率對電路可靠工作是非常重要的時鐘信號的最高頻率由電路的充放電時間限制時鐘信號的最低頻率受存儲電荷的泄漏時間限制需要兩相相反的時鐘采用一級反相器實現(xiàn)采用H的接入方式采用傳輸門和反相器延遲時間一樣時鐘信號的產(chǎn)生兩相時鐘經(jīng)過不同延遲兩相時鐘經(jīng)過近似相同延遲CMOS動態(tài)和時序邏輯動態(tài)邏輯電路的特點預(yù)充-求值的動態(tài)CMOS電路多米諾（Domino）CMOS電路時鐘CMOS電路無競爭動態(tài)CMOS電路CMOS觸發(fā)器時序邏輯電路多米諾（Domino）CMOS電路為解決動態(tài)CMOS電路的級聯(lián)而發(fā)展的In1In2PDNIn3MeMpClkClkOut1In4PDNIn5MeMpClkClkOut2Mkp11100001多米諾（Domino）CMOS電路多米諾CMOS電路采用一級預(yù)充-求值的動態(tài)邏輯門加一級靜態(tài)CMOS反相器構(gòu)成。如圖4-30（b）反相器起隔離作用、增加了驅(qū)動能力實現(xiàn)不帶“非”的邏輯級連電路圖4-31預(yù)充階段：動態(tài)電路輸出結(jié)點電壓都為1求值階段：連鎖放電反應(yīng)電荷分享使動態(tài)電路后面的反相器的噪聲容限下降使存儲的高電平下降，動態(tài)保持時間減少改善方法在多米諾電路中增加一個PMOS反饋管增加對中間結(jié)點預(yù)充電的管子級聯(lián)電路中，各級信號會通過一級級的連鎖反應(yīng)傳遞電平。好象多米諾骨牌，這也正是電路名稱的由來。優(yōu)點和缺點多米諾邏輯的優(yōu)點滿足動態(tài)邏輯的正確性級聯(lián)規(guī)則動態(tài)邏輯的扇出通過靜態(tài)反相器驅(qū)動，較之動態(tài)邏輯具有低輸出阻抗的優(yōu)點靜態(tài)反相器較之動態(tài)邏輯具有更低的負載電容速度快多米諾邏輯的缺點只能實現(xiàn)非反向邏輯多米諾邏輯的適用性應(yīng)用在具有大扇出的電路中（ALU、復(fù)雜控制邏 輯）可以實現(xiàn)高速的電路（因為由高到低的時間延遲 為0）、靜態(tài)反相器可以進行大扇出優(yōu)化多米諾邏輯常常應(yīng)用于高速器件中，第一個32位 處理器BellMAC32[81]就是使用這樣的邏輯多米諾邏輯的進一步應(yīng)用受無法進行反向邏輯計 算的限制CMOS動態(tài)和時序邏輯動態(tài)邏輯電路的特點預(yù)充-求值的動態(tài)CMOS電路多米諾（Domino）CMOS電路時鐘CMOS電路時序邏輯電路時鐘CMOS電路C2MOS電路在靜態(tài)CMOS邏輯門的基礎(chǔ)上，在上拉通路和下拉通路中各增加一個受時鐘控制的MOS管“求值-保持”的工作方式另一種構(gòu)成方式采用靜態(tài)邏輯門加一個時鐘信號控制的傳輸門組成（如圖4-24、4-25：移位寄存器）仍為互補CMOS只是在PDN和PUN間增加時鐘控制或在PDN與GND及PUN與VDD間增加時鐘控制。在PDN與GND及PUN與VDD間增加時鐘控制。無電荷分享問題正確接法同步CMOS邏輯電路同步CMOS邏輯電路工作原理Φ=“1”，Vi=“1”，輸出節(jié)點放電Φ=“1”，Vi=“0”，輸出節(jié)點充電Φ=“0”，輸出節(jié)點保持原態(tài)特點：面積小缺點：驅(qū)動能力低時鐘信號控制傳輸門另一種C2MOS參考圖4-24圖4-26動態(tài)移位寄存器柵電容的存儲效應(yīng)將兩個單元串聯(lián)，并用Φ2作后級脈沖，則Φ1稱為輸入脈沖，Φ2稱為輸出脈沖圖4-25也稱為動態(tài)CMOSD觸發(fā)器準(zhǔn)靜態(tài)移位寄存器圖4-26CMOS動態(tài)和時序邏輯動態(tài)邏輯電路的特點預(yù)充-求值的動態(tài)CMOS電路多米諾（Domino）CMOS電路時鐘CMOS電路時序邏輯電路時序邏輯電路時序邏輯電路的輸出狀態(tài)不僅與當(dāng)前的輸入狀態(tài)有關(guān)，還與電路前一時刻的狀態(tài)有關(guān)組合邏輯電路加上存儲部件組成的電路移位寄存器計算器動態(tài)邏輯電路的功耗預(yù)充電周期：將從電壓源中“拉”出電流求值周期要求動態(tài)功率來驅(qū)動場效應(yīng)晶體管工作本章主題MOSFET結(jié)構(gòu)及工作原理（補充）CMOS基本邏輯單元靜態(tài)邏輯和動態(tài)CMOS電路BiCMOS邏輯集成電路MOS存儲器雙極與CMOS的相容技術(shù)集成電路的發(fā)展提高集成密度改善電路性能（提高電路工作速度）CMOS電路的特點功耗低、集成度高、抗干擾能力強動態(tài)功耗隨工作頻率的升高而增大難以提供大驅(qū)動電流MOS和雙極型器件性能比較跨導(dǎo)（右式）：在同樣工作電流下，雙極型器件比MOS器件跨導(dǎo)大幾十倍門延遲：由于雙極型器件電流增益大，有利于提高速度、減小門延遲功耗：在頻率小于幾百兆的情況下CMOS功耗明顯優(yōu)于雙極型器件；當(dāng)工作頻率很高時，CMOS電路低功耗的優(yōu)勢就不明顯了封裝密度：CMOS比雙極型IC封裝密度高得多模擬電路應(yīng)用：雙極型具有增益高、失調(diào)電壓小、噪聲低等優(yōu)點相容性器件相容、功能相容、工藝兼容BiCMOS電路的一般形式CMOS邏輯與驅(qū)動電路CL輸入VDDBiCMOS邏輯門的設(shè)計典型的BiCMOS反相器結(jié)構(gòu)MP、MN：實現(xiàn)邏輯控制雙極型晶體管：推挽驅(qū)動輸出M1、M2：下拉器件，幫助雙極型晶體管放電，提高速度工作原理當(dāng)輸入低電平，MP導(dǎo)通對Q1基極充電，使其導(dǎo)通，同時使M2導(dǎo)通，對Q2基極放電。因此Q1導(dǎo)通、Q2截止，Q1對CL充電，使輸出上升為高電平當(dāng)輸入高電平，MN、M1導(dǎo)通，M1對Q1基極放電使其截止，使Q2導(dǎo)通，CL通過Q2放電，使輸出下降為低電平推挽式工作降低了功耗對電流放大β倍，提高了電路的驅(qū)動能力門延遲與外部負載電容的關(guān)系tdCLCXBiCMOS只針對較大的負載電容設(shè)計工藝的兼容性如圖4-42（雙極型-p阱CMOS結(jié)構(gòu)）CMOS：P阱、N阱雙極型：隔離PN結(jié)CMOS：源、漏雙極型：基區(qū)、發(fā)射區(qū)作業(yè)設(shè)計題Y=AB+CD采用右邊任意兩種電路結(jié)構(gòu)完成互補CMOS類NMOS鏡像電路設(shè)計傳輸門DCVSL多米諾CMOSnpCMOS…………..提示和要求設(shè)計方框圖（見數(shù)字電路設(shè)計教材）