2023年VHDL必須掌握的知識點和相關例題整理

VHDL總復習之

必須要掌握的知識點和相關例題目錄TOC＼ｏ"1-３"\ｈ\ｚ\ｕＨＹPERLINK\ｌ"_Toc"ＶHDＬ總復習之必須要掌握的知識點和相關例題 PAGEＲEＦ＿Tｏｃ\h1HYPEＲLＩNＫ\l"_Tｏc"1.?VHDL語言的基本設計實體和完整的VHDＬ語言程序的結構?PAＧEREF_Toc\h2HYＰERLINK\ｌ"＿Toc"2. 進程（PROCESＳ）語句的結構?PAGEＲEF_Ｔoc＼h2HＹＰERLINK＼l＂_Ｔｏc"3.?VHDL語言子程序的結構?PAGERＥＦ_Tｏc＼h2ＨYPＥRLINK\l＂_Toｃ"（1)．?過程（Pｒoceduｒｅ） PAGEＲＥＦ_Toc\h2HYPEＲLＩＮK\l＂＿Toc"（2).?函數(shù)(Funｃtiｏn)?ＰＡGEＲEF_Ｔoc\h２HYPERＬINK\ｌ"_Toc＂4.?過程與函數(shù)的重要區(qū)別 PAGERＥF_Ｔoc＼h3ＨＹPＥＲＬINK6． VHDL語言中客體的概念及使用范圍 PAGEＲEF_Toｃ\h3HＹPERLＩNK\l＂_Ｔoc"7.?信號和變量的區(qū)別及作用范圍?PAＧERＥF_Toｃ\ｈ３HＹＰＥＲLIＮK＼l"_Ｔoｃ"８. VHＤL語言的數(shù)據(jù)類型和運算操作 ＰAGEＲEF_Ｔoc\h4ＨYPERLＩNK9．?VＨDL語言構造體的三種描述方式 PAGEREF＿Toc＼h4HYPERLINＫ＼l"_Toc"1０. CＯMＰONENT（元件)語句和ＣOＭPONENＴ—INSＴANT(元件例示）語句的功能和書寫格式?PAGERＥF_Ｔｏc＼h5HＹPＥRＬIＮＫ11．?ＶHDL語言的重要描述語句的功能、使用場合和語法格式?PＡＧEＲEＦ_Toc\h5HＹＰERLＩNK1３.?VHＤL語言的數(shù)值類屬性描述?ＰAGEREF_Toc\h6HYＰＥRLＩNK＼l"_Tｏｃ"14. ＶHDL語言的信號屬性函數(shù) ＰAＧEREF_Toｃ\h７HYＰEＲＬIＮＫ\l＂_Ｔoc＂1５.?數(shù)值系統(tǒng)的定義方法,各種狀態(tài)的含義?PAGERＥF_Toc\ｈ７HYPＥRLＩNK17． 仿真Δ延時引入的因素和對并發(fā)語句仿真結果的影響 PAＧEREＦ_Tｏc\h８HYＰERLINK18. 邏輯綜合的概念與重要環(huán)節(jié)?PAGEＲEF_Toｃ＼h８HＹＰERLIＮK\l"＿Toc＂１9.?運用VHDL語言和FPＧA進行電路設計的重要環(huán)節(jié) PＡＧＥREＦ_Toc\h8?VHDL的全稱以及運用VHＤＬ設計硬件電路所具有的特點ＶeｒyＨiｇhSｐeｅｄIntegratedＣｉrcuitＨardwareDｅscriptionLangｕａgｅ（超高速集成電路硬件描述語言)(1)設計文獻齊全、方法靈活、支持廣泛（2）

系統(tǒng)硬件描述能力強(3）

VHＤL語言可以與工藝無關編程（4)VHDL語言標準、規(guī)范、易于共享和復用ＶHDL語言的基本設計實體和完整的VHDL語言程序的結構一個ＶHDL語言的基本設計實體由實體說明和構造體兩個部分構成；一個完整的VHDL語言程序包含5個部分:實體、構造體、配置、包集合(程序包)和庫。進程(PROCＥSＳ)語句的結構重要特點：并發(fā)語句，由敏感信號量啟動;內部的語句順序執(zhí)行,進程不能嵌套。VHＤＬ語言子程序的結構VHDＬ語言子程序有兩種類型：過程、函數(shù)過程（Ｐｒoｃeduｒｅ）在程序包中定義的格式（用戶自定義過程的設計方法)：PACKAＧＥ包集合名ISＰRＯCEDURE過程名（參數(shù)1，參數(shù)2,…)END包集合名；ＰACＫAＧEＢOＤＹ包集合名ISＰROＣEDＵＲE過程名（參數(shù)１,參數(shù)2,…）IS［定義語句]ＢＥGIN［順序解決語句];END[過程名］;ＥNＤ包集合名;過程調用的方法:過程名（參數(shù)１,參數(shù)2,…)；過程調用語句屬于并發(fā)語句。函數(shù)(Function）在程序包中定義的格式（用戶自定義函數(shù)的設計方法）:ＰAＣＫAGE包集合名IＳＦUNＣTION函數(shù)名（參數(shù)1,參數(shù)2,…）REＴURN數(shù)據(jù)類型名END包集合名;PACKAGEBOＤＹ包集合名ISFＵＮCＴIOＮ函數(shù)名(參數(shù)1，參數(shù)２，…）RETUＲＮ數(shù)據(jù)類型名IＳ［（變量）定義語句]ＢＥGIN[順序解決語句];ＲEＴUＲＮ[變量名];EＮD［函數(shù)名］；END包集合名;函數(shù)調用的方法:出現(xiàn)于語句的表達式中。過程與函數(shù)的重要區(qū)別函數(shù)只包具有輸入?yún)?shù),只有一個返回值;過程即包具有輸入?yún)?shù)，也包含輸出參數(shù)或輸入輸出參數(shù)，可以有多個返回值,這些返回值通過過程中定義的輸出參數(shù)帶回。進程和子程序中使用的語句進程中和子程序的所有語句按順序執(zhí)行,只能使用順序描述語句。ＶＨDL語言中客體的概念及使用范圍VＨDＬ語言中可以賦予一個值的對象稱為客體;客體重要涉及三種：信號、常數(shù)、變量；信號和常數(shù)為全局量,變量為局部量。信號和變量的區(qū)別及作用范圍信號和變量值的代入不僅形式不同，并且操作過程也不相同。變量的賦值使用賦值符“：=”,信號的代入使用代入符“:=”。變量的賦值在賦值語句執(zhí)行時立即生效，信號的代入在代入語句執(zhí)行時并不立即發(fā)生,代入語句的解決和實際的代入過程是分開進行的。實際的代入過程在進程（ＰROCESS)或子程序(SUBPROGRAM)語句執(zhí)行完畢時發(fā)生，與代入語句的解決存在延時。變量是局部量,作用范圍是進程和子程序;信號是全局量,作用范圍是構造體、實體和程序包。例：ARＣHＩTECTUREbeｈaｖｅOＦｘｉnｈaoIＳ……………P1：ＰＲOCESＳ(A,B,C,Ｄ)BEＧIN?D＜＝Ａ；Ｘ<=B+D;D＜=C;Y<=Ｂ+D;ENDPROCESS；－－－-－--－－－－－--－-－--－-－－-－-－ARＣHITＥCTＵREｂehaｖeＯFxｉnhao_biａnliangIS…………Ｐ２：ＰROCＥSS(A，Ｂ,C）ＶARIABLＥD:STD_LＯGIC＿VＥCTＯＲ(3DOWＮTO0);BEＧＩN D：=A；X＜＝Ｂ＋D;D:＝C;Y<=A+D;ENDPＲOCESS;P1的運營結果：X<=Ｂ＋C,Y<＝B＋ＣP２的運營結果:Ｘ＜=B+Ａ,Y<=B+ＣVHDＬ語言的數(shù)據(jù)類型和運算操作1)ＶHＤL語言具有十種標準的數(shù)據(jù)類型２)用戶定義的數(shù)據(jù)類型涉及枚舉類型、數(shù)組類型、記錄類型等枚舉數(shù)據(jù)類型的定義方法:TYPE數(shù)據(jù)類型名ＩS(元素，元素，…）３)VHDL語言共有4類運算操作：邏輯運算(Ｌogical)關系運算(Ｒｅlatｉonal)算術運算(Aｒｉthmetic)并置運算(Concaｔenatioｎ）VＨDＬ語言構造體的三種描述方式行為描述方式寄存器傳輸（數(shù)據(jù)流)描述方式結構化描述方式COMＰＯNＥNＴ（元件）語句和ＣOMPONENT—IＮＳＴANT(元件例示)語句的功能和書寫格式元件語句是最基本的描述語句，在構造體中用來(說明)調用已設計好的邏輯描述模塊[即元件（ＣOMPＯNENT)]；COMPONＥNＴ元件名GENERIＣ說明;PORＴ說明；ENＤCＯMＰＯＮENＴ；元件例示語句是在構造體的結構描述中不可缺少的一個基本語句，該語句將現(xiàn)成元件的端口信號映射成高層次設計電路中的信號，用來在構造體中產(chǎn)生一個現(xiàn)成元件的實例。標號名:元件名GENERICMAP（參數(shù),參數(shù),…）ＰORTＭAP(信號，信號，…）;VHDL語言的重要描述語句的功能、使用場合和語法格式（1)重要的并發(fā)語句?進程?信號代入語句?過程調用語句?塊語句?元件例示語句(CｏmponentInstant)?生成語句(Genｅrａｔe）(2）重要的順序語句?WAIT語句?信號代入語句?變量賦值語句?ＩF語句?CASE語句?循環(huán)語句(FＯＲ循環(huán)，WＨILE循環(huán))[注意：GＥＮERＡＴE(生成)語句和CＯMＰONENT—IＮSＴANＴ（元件例示）語句是并發(fā)語句]例:八位行波計數(shù)器的設計LIBRARYIEＥE;USEＩEEE.STD_ＬOGIＣ＿1164.ALL;ENTＩTYdｆｆｒISPORT（ｃｌk,cｌr,d：IＮSTＤ_LOＧIC;q,qb：OUTSTD_ＬOGIC);ENＤdffr;ＡRＣHIＴＥCTUREoneOＦdffrISSIGNALｑin：ＳTD_LOGIC;ＢＥGINq<=qiｎ;ｑb<=NOTqin;PROCESＳ(clk，clr)BEＧINIＦclr＝'1'THENqin<＝＇0';ELＳIＦclk'EVENＴAＮDclk='１'ＴHENqiｎ<=d;ＥNDIF;EＮDＰＲOCＥSＳ;ENDone;ENTITYrplcontISPＯRT(ｃlｋ,clｒ:ＩNSＴD_LOGIC;cｏｕnt:ＯUTSＴD_LOGIC_VECTOR(7DOWNＴＯ０)）;ENDrplcont;AＲCHＩTEＣＴURＥoneOFrplcoｎtIＳSIＧNALcntints:STD_LOGIC＿VEＣＴOR（8DＯＷNTＯ0);COＭPＯNEＮTdfｆｒＩSPORＴ(clｋ,clr,d:ＩNSTＤ_LＯGIＣ;ｑ,ｑｂ：OＵTSTD_ＬOGIＣ);EＮDCOMPOＮＥＮT;BEＧINｃnｔints(0)<=clｋ;g1:FOＲiIＮ０ＴO７GEＮEＲＡTEdffx:dffｒPORTMAP(clk＝>cntintｓ(i），clr=>clr,ｄ＝>ｃｎtiｎtｓ(ｉ+1),q＝＞coｕnt（i）,qb=>cntiｎｔs(i＋１));EＮDＧENEＲATE;ENDoｎe；ＶHDL語言的命名規(guī)則注意:名字的最前面應當是英文字母,不能連續(xù)使用下劃線‘_’,名字的最后也不能使用‘_’。ＶＨDL語言的數(shù)值類屬性描述數(shù)值類屬性用來得到數(shù)組、一般數(shù)據(jù)或程序塊的有關值。例：?T'LEＦT得到數(shù)值類或子類區(qū)間的最左端的值?Ｔ'RIGHT得到數(shù)值類或子類區(qū)間的最右端的值?T'ＨIGＨ得到數(shù)值類或子類區(qū)間的高端值?T'LOW得到數(shù)值類或子類區(qū)間的低端值ＶＨDL語言的信號屬性函數(shù)此類描述函數(shù)用于獲得信號的行為信息。例:?ｓ'EVENT假如事件發(fā)生,則返回“真”值，否則返回“假”值。?s＇ＬＡST_ＥVENT返回從前一個事件發(fā)生到現(xiàn)在所經(jīng)歷的時間值。?s'LASＴ_VALUE返回信號最后一次改變以前的值。數(shù)值系統(tǒng)的定義方法，各種狀態(tài)的含義例:九態(tài)數(shù)值系統(tǒng)由三種強度值和三種邏輯值組成：強度值:Z--高阻強度，Ｒ－-電阻強度,F－-強強度邏輯值：０－-邏輯“0”，1--邏輯“０”,X--邏輯“X”即:Ｚ０，Z1,ZＸ，R0,R1，RX，F(xiàn)0,F１，ＦX可用枚舉數(shù)據(jù)類型加以定義：例：四態(tài)數(shù)值系統(tǒng)的定義TYPＥfoursｔaｔeＩＳ（‘X’,‘0’，‘1’,‘Ｚ’);采用有限狀態(tài)機進行電路設計的基本方法有限狀態(tài)機分為兩類：Mｏorｅ型輸出信號僅與當前狀態(tài)有關Mｅaly型－輸出信號不僅與當前狀態(tài)有關,還與所有的輸入信號有關為了使綜合工具可以將一個完整的VHＤＬ源代碼辨認為有限狀態(tài)機，必須還要遵循一定的描述規(guī)則規(guī)定,一個有限狀態(tài)機的描述應當涉及以下內容:◆至少涉及一個狀態(tài)信號,它們用來指定有限狀態(tài)機狀態(tài)。◆狀態(tài)轉移指定和輸出指定,它們相應于控制步的轉移條件。◆時鐘信號,它是用來進行同步的?！敉交虍惒綇臀恍盘枴Ｃ枋龇椒ǎ海ǎ?三進程描述1．狀態(tài)邏輯描述;2．狀態(tài)寄存器描述；3.輸出邏輯描述。(2）雙進程描述１.一個進程描述三個中的任何兩個；2．此外一個用一個進程（3）單進程描述狀態(tài)邏輯，狀態(tài)寄存器，輸出邏輯描述合用一個進程。狀態(tài)機中的狀態(tài)可用枚舉數(shù)據(jù)類型數(shù)據(jù)進行定義。仿真Δ延時引入的因素和對并發(fā)語句仿真結果的影響用軟件平臺進行仿真,事實上對ＶHDL的“并發(fā)語句”也只能逐條地加以執(zhí)行（解決)，為了使語句的執(zhí)行與硬件動作的結果一致，而與語句的順序無關，就必須引入Δ延時，這樣,軟件就可按照電路的實際結構擬定仿真順序,仿真也就真實地模擬了硬件的動作,并且其仿真結果與語句的順序無關。因此，在進行VHDＬ程序設計時,對于構造體中的并發(fā)語句,設計者可以完全不考慮語句的順序。邏輯綜合的概念與重要環(huán)節(jié)邏輯綜合就是將較高抽象層次的描述轉換為較低抽象層次的描述一種方法(或者說過程)。就現(xiàn)有的邏輯綜合工具而言，所謂就是將ＲTL級的描述轉換為門級網(wǎng)表的過程。重要環(huán)節(jié)如下:１.RTＬ描述轉換為非優(yōu)化的布爾等式描述2．布爾等式優(yōu)化3.門級網(wǎng)表映射運用VＨDＬ語言和FPGA進行電路設計的重要環(huán)節(jié)ＶHＤL程序設計VＨDL程序編譯VHDL程序仿真生成網(wǎng)表文獻（含器件選擇、端口分派,第二次編譯)下載FPGA器件例：1-36５進制計數(shù)器(計數(shù)器結果由三個4位二進制數(shù)輸出,且計數(shù)器由時鐘的上升沿觸發(fā)，計數(shù)器滿時輸出進位(溢出）脈沖，重新計數(shù)。）[計數(shù)范圍：0-3６４,或1-365均可]ＬIBRARＹＩEEE;USEＩEEE．STD_LOGIC＿1１64.ALL;USEＩEＥE．ＳTD_ＬOGＩC_UＮSIGNＥD.AＬL;EＮTITYbcｄ365couｎtISPORT（clk,clｒ:INSTＤ＿LＯGIC;ｂcd1ｎ：OUTＳTD_LOGＩＣ_VECTOＲ(３DOＷＮTO0);bcd１0ｎ:OUTSTD_ＬOGIC_VECTOR(3DOWNTO0）；bｃd１00n:OUTＳＴD_LＯGIＣ_VECTＯＲ(3DOWNTＯ0）;co:ＯUTＳTＤ＿ＬOGIC:='0');EＮDbｃd3６５count;AＲCHITECTUＲEｏｎeOFbcｄ3６5coｕｎtIＳＳIGＮALｂｃｄ１ns,bcd１0nｓ,ｂｃd1００ns:STD_LOGIC_VＥCTOR(３ＤOＷNTO0）；gp:ＰＲOCESS（ｃlk,clr）ＢＥGＩＮIＦclｒ＝＇0'THENbcd１ｎs<=＂0001";ELＳIF(clｋ'EＶENTAＮDclｋ=＇1＇)THENIF(bｃd1０0ns=3ANDbcd1０ｎs=６ANDbｃd1nｓ=5)THＥNｂｃd1ns<=＂0001";ELＳIFｂｃd１ｎs=9ＴHENbｃd1nｓ<=＂0000＂;EＬSE?ｂcd1ns<=bcd1ns＋１;EＮDＩＦ;ENDIF；ENDPＲOCESS;sp:ＰＲOCＥSS(cｌk,cｌr)BEGINＩFclr='0'THEＮbｃd10ｎs<＝"00０0";ELSIＦ(clk'EVENTＡNＤｃlk='1')THENＩF(ｂcｄ1０0nｓ=3AＮＤｂcd1０ns=6ANDbcd1ns=5)OR(ｂcd