計(jì)算機(jī)組成原理(第六章1)

第六章總線系統(tǒng)

系統(tǒng)總線CPU控制總線數(shù)據(jù)總線地址總線系統(tǒng)軟件總線系統(tǒng)計(jì)算機(jī)系統(tǒng)的基本組成：

“系統(tǒng)硬件+系統(tǒng)軟件+總線系統(tǒng)”可見：總線系統(tǒng)在計(jì)算機(jī)組成 中的作用。寄存器組ALU

I/O

系統(tǒng)CU課程教學(xué)要求本章內(nèi)容：

6.1總線的概念和結(jié)構(gòu)形態(tài)

6.2總線接口

6.3總線的仲裁

6.4總線的定時(shí)和數(shù)據(jù)傳送模式

6.5HOST總線和PCI總線

6.6InfiniBand標(biāo)準(zhǔn)本章小結(jié)6.1

總線的概念和結(jié)構(gòu)形態(tài)

討論問題：1

總線的基本概念

2

總線的連接方式

3

總線結(jié)構(gòu)對計(jì)算機(jī)系統(tǒng)性能的影響

4

總線的內(nèi)部結(jié)構(gòu)

5

總線結(jié)構(gòu)實(shí)例總線系統(tǒng)6.1.1總線的基本概念什么是總線：

計(jì)算機(jī)系統(tǒng)中連接各個(gè)部件的信息傳輸線，稱為“總線”?！到y(tǒng)各功能部件共享的傳輸介質(zhì)，是傳送數(shù)據(jù)或信息的公共通路。總線系統(tǒng)總線上信息的傳送方式：串行：并行：(逐位傳送)(并位傳送)單處理器系統(tǒng)中的總線，一般分為三類：

(1)內(nèi)部總線：CPU內(nèi)部（含運(yùn)算器）各部件之間的總線。（又稱：片內(nèi)總線）

(2)系統(tǒng)總線：CPU同計(jì)算機(jī)系統(tǒng)的其它高速I/O部件，如存儲(chǔ)器、通道等互相連接的總線。

(3)I/O總線：中、低速I/O設(shè)備之間互相連接的總線?？偩€的分類：CPU

插板主存

插板I/O

插板1、總線（BUS）物理實(shí)現(xiàn)BUS主板計(jì)算機(jī)主板各類接口插槽2.總線（BUS）的特性(教材P185)

物理特性：尺寸、形狀、管腳數(shù)及排列順序等。

功能特性：描述總線中每一根線的功能

電氣特性：傳輸方向和有效的電平范圍。

時(shí)間特性:各信號的時(shí)序關(guān)系?？偩€系統(tǒng)地址數(shù)據(jù)控制模塊模塊系統(tǒng)總線標(biāo)準(zhǔn)系統(tǒng)標(biāo)準(zhǔn)界面ISA

(16位)EISA(32位)VESA(32位)PCI(64位)AGPRS-232USB3、總線的標(biāo)準(zhǔn)化什么是標(biāo)準(zhǔn)化？IndustrialStandardArchitecture

即：不同廠家生產(chǎn)的各功能部件在實(shí)現(xiàn)方法上各自不同，然而,通過標(biāo)準(zhǔn)接口可組合成一個(gè)系統(tǒng)，或者互換使用相同功能的部件。原因:它們都遵守相同的系統(tǒng)總線的要求，可以通過總線標(biāo)準(zhǔn)接口界面實(shí)現(xiàn)互連，這就是總線標(biāo)準(zhǔn)化的作用和意義?？偩€系統(tǒng)4、總線(BUS)的主要性能指標(biāo)1)總線寬度2)總線帶寬*3)同步/異步4)信號線總數(shù)并行傳輸線的條數(shù)單位時(shí)間內(nèi)最大傳輸字節(jié)數(shù)（MB/s）同步定時(shí)總線、異步定時(shí)總線地址線、數(shù)據(jù)線和控制線的總和【例1】(1)已知某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，總線時(shí)鐘頻率為f=33MHz，則總線帶寬是多少?（教材P186）(2)如果一個(gè)總線周期中并行傳送64位數(shù)據(jù)，總線時(shí)鐘頻率升為f=66MHz，則總線帶寬是多少?

解：(1)設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用τ=1/f表示，一個(gè)總線周期傳送的數(shù)據(jù)量用D表示。則:

Dr=D×1/τ=D×f=4B×33M/s=132MB/s(2)64位=8B，Dr=D×f=8B×66M/s=528MB/s

6.1.2總線的連接方式

1.單總線結(jié)構(gòu)

在單處理器的計(jì)算機(jī)中，若使用一條單一的系統(tǒng)總線把CPU、主存和I/O設(shè)備連接在一起，稱為：單總線結(jié)構(gòu)。CAI演示?？偩€系統(tǒng)包括：單總線結(jié)構(gòu)和多總線結(jié)構(gòu)單總線結(jié)構(gòu)框圖：單總線（系統(tǒng)總線）CPU

主存I/O接口

I/O

設(shè)備1

I/O

設(shè)備2I/O接口…

I/O

設(shè)備nI/O接口…單總線上進(jìn)行的操作：

(1)取出指令：當(dāng)CPU取一條指令時(shí)，首先把指令地址（PC值）與控制信息一起送至總線上，通過總線選定并訪問I-Cache，讀出的指令，并通過總線送到IR,完成“取指令”操作。

(2)存取數(shù)據(jù)：CPU按指令要求，通過總線與D-Cache進(jìn)行數(shù)據(jù)交換。

總線系統(tǒng)(3)I/O操作：如果CPU給出的是外圍設(shè)備地址，被選中的I/O設(shè)備通過總線與CPU或其它I/O設(shè)備之間進(jìn)行數(shù)據(jù)交換。（與訪問內(nèi)存單元類似）

(4)DMA操作:某些外圍設(shè)備還可以通過總線直接與主存進(jìn)行數(shù)據(jù)的批量交換(DMA操作)。

(5)單總線結(jié)構(gòu)易于系統(tǒng)擴(kuò)展：只需在系統(tǒng)總線上掛接增添部件即可。

注意到：

在單總線結(jié)構(gòu)的計(jì)算機(jī)中，總線是多種部件共享共用的唯一的信息傳送通路，這就要求掛接在總線上的各部件都應(yīng)當(dāng)高速運(yùn)行并及時(shí)釋放總線，以便使各設(shè)備都能迅速獲得總線控制權(quán)。

——

以保證總線資源的得到充分使用。

顯然：這種總線結(jié)構(gòu)不能適應(yīng)計(jì)算機(jī)系統(tǒng)中包含各類不同速度資源對總線的高效使用要求。慢速設(shè)備如何接入？——

∴需要多層次總線技術(shù)的支持！單總線無法兼顧?。▊鹘y(tǒng)總線的多總線結(jié)構(gòu)改進(jìn)）IBUSDBUS2.現(xiàn)代多總線結(jié)構(gòu)（現(xiàn)代機(jī)器）

CPU、主存、I/O之間的互聯(lián)采用多總線結(jié)構(gòu)。如圖所示。

（教材P188圖6.2）有何特點(diǎn)？PCI北橋南橋

CPU總線：在CPU和cache之間采用。

系統(tǒng)總線：主存總線，通過“北橋”與CPU總線相連。

高速總線：連接各類并行傳輸信息的高速設(shè)備。如：LAN（100Mb/s局域網(wǎng)）、視頻接口、圖形接口、SCSI接口（支持本地磁盤驅(qū)動(dòng)器和其他外設(shè)）、Firewire接口（支持大容量并行I/O設(shè)備）等。

擴(kuò)充總線：連接串行方式工作的中、低速I/O設(shè)備。擴(kuò)充總線通過擴(kuò)充接口(南橋)與高速PCI總線相連。現(xiàn)代總線特點(diǎn):“橋”實(shí)質(zhì)上是一種具有緩沖、轉(zhuǎn)換、控制功能的邏輯電路芯片，用于粘接、貫通不同的總線。多總線結(jié)構(gòu)使得高速、中速、低速設(shè)備可以掛接在不同的總線上并可以并行工作，從而解決了不同速度資源對總線的傳輸速度要求，提高了系統(tǒng)總線的整體效率，而且處理器結(jié)構(gòu)的變化不影響高速總線的工作性能?！?/p>

多層次總線的技術(shù)特色6.1.3

總線的內(nèi)部結(jié)構(gòu)

早期總線的內(nèi)部結(jié)構(gòu)如圖所示，CAI演示。

這種簡單的總線一般由50~100條線組成，這些線按其功能可分為三類：地址線、數(shù)據(jù)線和控制線。

(見后圖)總線系統(tǒng)ABUSDBUSCBUS簡單總線結(jié)構(gòu)的不足之處在于：

（1）

CPU是總線上的唯一主控者，增加CPU

的工作負(fù)擔(dān);

（2）總線信號是CPU引腳信號的延伸，即：總線結(jié)構(gòu)與CPU外部結(jié)構(gòu)緊密相關(guān)，因

而通用性較差。現(xiàn)代流行的總線內(nèi)部結(jié)構(gòu)如圖6.4(教材P189)。

CAI演示

在現(xiàn)代總線結(jié)構(gòu)中，CPU和它片內(nèi)的Cache一起作為一個(gè)模塊與總線相連，系統(tǒng)中允許有多個(gè)這樣的處理器模塊。由總線控制器負(fù)責(zé)完成多個(gè)總線請求者之間的仲裁與協(xié)調(diào)。現(xiàn)代總線特點(diǎn)：追求一種與系統(tǒng)結(jié)構(gòu)、CPU組成、系統(tǒng)集成技術(shù)無關(guān)的開發(fā)標(biāo)準(zhǔn)，并能滿足包括單核或多核系統(tǒng)的主控者對環(huán)境的需求。現(xiàn)代總線通常包括四部分：

1數(shù)據(jù)傳送總線：由地址線、數(shù)據(jù)線、控制線組成。

2仲裁總線：包括總線請求線和總線授權(quán)線。

3中斷和同步總線：用于處理帶優(yōu)先級的中斷操作，包括中斷請求線和中斷授權(quán)線。

4公用線：包括時(shí)鐘信號線、電源線、地線、系統(tǒng)復(fù)位線以及加電或斷電的時(shí)序信號線等。6.1.4總線結(jié)構(gòu)實(shí)例（教材P189)

現(xiàn)代計(jì)算機(jī)通常采用分層的多總線結(jié)構(gòu)。在這種結(jié)構(gòu)中，根據(jù)設(shè)備模塊傳送信息的速度，分成不同層次的總線。以pentium計(jì)算機(jī)為例，主板的總線結(jié)構(gòu)如圖，其按速度分成：CPU總線、PCI總線、ISA總線等。（見教材P190圖6.5）。CAI演示PCI設(shè)備PCI設(shè)備PCI設(shè)備北橋南橋

Pentium機(jī)總線的三層結(jié)構(gòu)：

CPU總線→PCI總線→ISA總線：

64位數(shù)據(jù)線和32位地址線的高速同步總線32位(或64位)的較高速同步總線，數(shù)據(jù)/地址線是分時(shí)復(fù)用。中、低速I/O總線CPU總線特點(diǎn)：也稱CPU—存儲(chǔ)器總線。主存擴(kuò)充容量是以內(nèi)存條形式插入主板有關(guān)插座來實(shí)現(xiàn)的。該總線接有L2級cache，CPU對主存和cache的存取操作管理，由主存/cache控制器芯片實(shí)現(xiàn)。

CPU是這條總線的主控者，但必要時(shí)可放棄總線控制權(quán)?？偩€系統(tǒng)——64位數(shù)據(jù)線和32位地址線的高速同步總線PCI總線：

PCI總線用于連接高速的I/O設(shè)備模塊。通過“橋”芯片: ①與更高速的CPU總線相連;

②與低速的ISA總線相接。

PCI總線采用集中式仲裁方式，配有專用的PCI總線仲裁器。主板上一般至少有3個(gè)PCI總線擴(kuò)充槽?？偩€系統(tǒng)32位(或64位)的較高速同步總線，數(shù)據(jù)/地址線是分時(shí)復(fù)用。ISA總線：

Pentium機(jī)使用該總線與中、低速I/O設(shè)備連接。主板上一般留有3~4個(gè)ISA總線擴(kuò)充槽，以便使用各種中、低速設(shè)備。（支持7個(gè)DMA通道和15級可屏蔽硬件中斷)總線系統(tǒng)

不同的總線通過“橋”芯片被“粘合”成一個(gè)整體。系統(tǒng)升級換代：只需更新處理器芯片，升級“橋”芯片即可，無需改變系統(tǒng)其它結(jié)構(gòu)。

Pentium機(jī)總線系統(tǒng)中，使用一個(gè)核心邏輯芯片組（又稱PCI芯片組），它包括：“主存/Cache控制器芯片、北橋芯片和南橋芯片”等。顯然，該芯片組在系統(tǒng)中起著至關(guān)重要的控制與協(xié)調(diào)作用?？偩€系統(tǒng)6.2

總線接口

1

信息的傳送方式

2

接口的基本概念總線系統(tǒng)6.2.1信息的傳送方式

計(jì)算機(jī)通常使用二進(jìn)制數(shù)碼，它們可用電位的高、低來表示，也可用脈沖的有、無來表示。計(jì)算機(jī)中傳輸信息常采用三種方式：

①串行傳送

②并行傳送

③分時(shí)傳送。出于速度和效率上的考慮，總線上傳送的信息通常采用并行傳送方式；而出于傳送距離、性價(jià)比及可靠性考慮，總線上的信息又可采用串行傳送方式。總線系統(tǒng)1.串行傳送串行方式傳送特點(diǎn)：

只有一條傳輸線，且通常采用(電流)脈沖傳送。即：以脈沖信號“有或無”形式傳送數(shù)據(jù)“1或0”，每拍（位時(shí)間）傳一位信息?？偩€系統(tǒng)∵

主機(jī)內(nèi)部流動(dòng)的通常都是并行多位數(shù)據(jù)∴在串行傳送時(shí)，被傳送的數(shù)據(jù)需要先進(jìn)行并/串變換，這稱為拆卸；而在接收部件中又需要進(jìn)行串/并變換，這稱為裝配，才完成一個(gè)多位并行數(shù)據(jù)的傳送。便于遠(yuǎn)距離傳送串行傳送的優(yōu)點(diǎn)：串行、逐位地采用電流脈沖信號傳送，這對于長距離傳輸顯得特別重要。并且只需要一條傳輸線，可靠性高，成本低廉。串-并變換傳送方法：并行數(shù)據(jù)并行數(shù)據(jù)0000010100000101

00000101Ti為傳送位周期

顯然，串行傳送方式的特點(diǎn)和優(yōu)勢，在于遠(yuǎn)距離、可靠性，不在信息傳送的速度和效率上。

當(dāng)需要高速、高效傳送信息時(shí)，總線上通常采用并行傳送方式。2.并行傳送(多位并行傳送)并行方式傳送特點(diǎn)：

每位數(shù)據(jù)都占用一條單獨(dú)傳輸線，多位二進(jìn)制數(shù)碼可以在同一時(shí)刻同時(shí)傳送?？偩€系統(tǒng)

并行傳送一般采用電位傳送。由于所有位數(shù)位被同時(shí)傳送，所以其信息的傳送速率比串行傳送快得多。

串、并行傳送的小結(jié)：

CAI演示。

（參見教材P191）010110001011003.分時(shí)傳送分時(shí)傳送有兩種概念:一、總線復(fù)用方式

在不同的時(shí)間間隔中，同一總線上可以分別完成地址傳送和數(shù)據(jù)傳送的任務(wù)。（復(fù)用）二、部件分時(shí)使用方式

當(dāng)多部件共享總線時(shí)，各部件根據(jù)控制命令，分時(shí)使用總線來完成自己的數(shù)據(jù)傳送任務(wù)。（分時(shí)）總線系統(tǒng)6.2.2總線接口(Interface)的基本概念

接口：又稱I/O適配器，具體指CPU與主存、外圍設(shè)備之間通過總線進(jìn)行相互連接的標(biāo)準(zhǔn)邏輯部件。CPU接口外部設(shè)備演示InterfaceABDBCBBUS

接口部件在所連接的兩個(gè)部件之間起著“緩沖、轉(zhuǎn)換器”的作用，以便實(shí)現(xiàn)彼此之間的信息交互。為了使各類外圍設(shè)備能接入系統(tǒng)，并與CPU正確地交互工作，CPU必須通過各設(shè)備的接口，來協(xié)調(diào)與不同設(shè)備之間信息的傳送與控制。

——設(shè)備接口的作用

連接CPU連接外設(shè)……1n……接口部件充當(dāng)?shù)碾p重角色：

1.外設(shè)控制接口能接受CPU發(fā)來的控制信息，并控制外圍設(shè)備的動(dòng)作，如啟動(dòng)、關(guān)閉設(shè)備等。

啟動(dòng)/關(guān)閉常用接口通常具有如下典型功能:CPU接口外部設(shè)備CBDBAB2.數(shù)據(jù)緩沖接口在外圍設(shè)備與主機(jī)、或與其它外部設(shè)備之間用作為一個(gè)緩沖器，以補(bǔ)償或調(diào)整各種設(shè)備之間在速度上的差異。3.

狀態(tài)反饋接口負(fù)責(zé)監(jiān)視并保存外圍設(shè)備的工作狀態(tài)信息。例如:數(shù)據(jù)“準(zhǔn)備就緒”、“設(shè)備忙”、“數(shù)據(jù)錯(cuò)誤”等，供CPU查詢及分析之用。

4.數(shù)據(jù)轉(zhuǎn)換接口可以根據(jù)需要完成各類數(shù)據(jù)轉(zhuǎn)換，如：并/串轉(zhuǎn)換、串/并轉(zhuǎn)換等，以保證數(shù)據(jù)能在外圍設(shè)備和CPU之間正確地進(jìn)行傳送。

5.信息整理接口可以完成一些特別的功能，如：在需要時(shí)可以修改字計(jì)數(shù)器或當(dāng)前內(nèi)存地址寄存器等。

6.程序中斷當(dāng)外圍設(shè)備向CPU請求某種操作時(shí)，準(zhǔn)備就緒后，接口負(fù)責(zé)向CPU發(fā)出“中斷請求信號”?？偩€系統(tǒng)∴一個(gè)適配器通常包含兩個(gè)接口單元:1、與系統(tǒng)總線的接口：并行數(shù)據(jù)接口2、與外設(shè)的接口：并行或串行數(shù)據(jù)接口

②串行傳送：通常用波特率或比特率來表示。波特率：每秒鐘傳送的數(shù)據(jù)位數(shù)，稱為波特率。比特率：每秒鐘傳送的有效數(shù)據(jù)位數(shù)，稱為比特率。數(shù)據(jù)傳送速率的常用性能表示：①

并行傳送：MB/s（帶寬）【例】

利用串行方式傳送字符，假設(shè)數(shù)據(jù)傳送速率是120個(gè)字符/秒，每一個(gè)字符格式規(guī)定包含10個(gè)數(shù)據(jù)位bit(起始位、停止位、8個(gè)數(shù)據(jù)位)，問傳送的波特率是多少?每個(gè)數(shù)據(jù)位占用的時(shí)間是多少?比特率又是多少？

（教材P193)【解】:(1)波特率：10位×120/秒=1200

（位/秒）

(2)每個(gè)數(shù)據(jù)位占用的時(shí)間Td是波特率的倒數(shù)：

Td=1/1200=0.833×10-3s=0.833ms(3)比特率：8位×120/秒=960

（位/秒）

6.3

總線的仲裁總線系統(tǒng)

連接到總線上的功能模塊都有主動(dòng)和被動(dòng)兩種形態(tài)。當(dāng)有多個(gè)設(shè)備同時(shí)申請競爭總線主方控制權(quán)時(shí)，必須具有總線仲裁部件，以某種方式選擇其中一個(gè)設(shè)備作為總線的下一次主方設(shè)備，稱為：總線仲裁?？偩€系統(tǒng)【什么叫總線仲裁】：→確定主方設(shè)備I/O接口0…BR(總線請求)I/O接口1I/O接口n主設(shè)備(模塊):接管總線控制權(quán)，并選擇從設(shè)備

從設(shè)備(模塊)響應(yīng)從主設(shè)備發(fā)來的總線命令，完成規(guī)定的操作?？偩€控制部件I/O接口0…BRI/O接口1I/O接口n依據(jù)仲裁策略進(jìn)行仲裁BG(授權(quán)主設(shè)備)

對多個(gè)主設(shè)備提出的總線請求，一般采用優(yōu)先級策略或公平策略進(jìn)行仲裁。按照總線仲裁電路的不同位置設(shè)置，仲裁方式可分為兩類形式：【如何仲裁】：→仲裁策略與方式

總線仲裁控制分布式集中式*鏈?zhǔn)讲樵冇?jì)數(shù)器定時(shí)查詢獨(dú)立請求方式特點(diǎn)：每個(gè)功能模塊都至少有兩條線通過自己的接口連到總線控制部件的中央仲裁器上：

①總線請求信號線BR——送往仲裁器；

②

總線授權(quán)信號線BG——仲裁器送出的授權(quán)。1.集中式仲裁（教材P195圖6.10)總線系統(tǒng)總線控制部件I/O接口0…BR請求線I/O接口1I/O接口n…BG授權(quán)線“總線授權(quán)”常用如下三種方法：

①

鏈?zhǔn)讲樵兎绞舰谟?jì)數(shù)器定時(shí)查詢方式③獨(dú)立請求方式各實(shí)現(xiàn)方法的特點(diǎn)不同。（教材P195圖6.10)(1)鏈?zhǔn)讲樵兎绞交舅枷耄?/p>

各設(shè)備通過單一的共享請求線，向中央仲裁器發(fā)出總線請求“BR”。在總線不忙（BS=0

）的情況下，仲裁器向外發(fā)出總線授權(quán)信號“BG”。

BG信號串行地依次查詢各I/O接口，一旦查到發(fā)出總線請求的接口，即給該I/O接口以總線控制權(quán)（同時(shí)，置:BS=1）,BG信號不再繼續(xù)查詢?？偩€系統(tǒng)見查詢、授權(quán)過程示意圖鏈?zhǔn)讲樵冎俨眠^程:總線仲裁器I/O接口0…BSBRI/O接口n…BG數(shù)據(jù)線地址線BS

－總線忙BR－總線請求BG－總線授權(quán)被總線授權(quán)I/O接口101鏈?zhǔn)讲樵兎绞降膬?yōu)點(diǎn):

只用很少幾根線,就能實(shí)現(xiàn)按一定優(yōu)先次序?qū)崿F(xiàn)多個(gè)設(shè)備的總線仲裁，并且很容易擴(kuò)充設(shè)備。顯然，這種方式中，優(yōu)先權(quán)限與設(shè)備的物理位置有關(guān)，離中央仲裁器越近的設(shè)備優(yōu)先級就越高。有何缺點(diǎn)？問題與缺點(diǎn):

1.需要逐個(gè)設(shè)備去查詢請求，故：授權(quán)速度較慢。

2.對查詢鏈電路(單線)的故障很敏感。一旦由于某種原因造成“斷鏈”，那么，斷點(diǎn)以后的設(shè)備都將無法獲得總線授權(quán)。（如圖）鏈?zhǔn)讲樵兎绞絾栴}?總線仲裁器鏈?zhǔn)讲樵兎绞?/p>

3.查詢鏈的優(yōu)先級是物理固定的，無法調(diào)整。如果優(yōu)先級高的設(shè)備頻繁的出現(xiàn)請求時(shí)，優(yōu)先級較低的設(shè)備就可能長期無法使用總線。權(quán)利的過度不均等！問題?總線仲裁器(2)計(jì)數(shù)器定時(shí)查詢方式基本思想：

總線上的任一設(shè)備要求使用總線時(shí)，仍然通過共享的BR線向中央仲裁器發(fā)出總線請求。區(qū)別：仲裁器接到請求信號以后，在總線不忙（BS=0

）的情況下，啟動(dòng)仲裁地址計(jì)數(shù)器開始計(jì)數(shù)，并把計(jì)數(shù)值作為授權(quán)碼，通過一組地址線發(fā)向各設(shè)備。

每個(gè)設(shè)備接口都有一個(gè)設(shè)備地址比較電路，當(dāng)?shù)刂肪€上的計(jì)數(shù)值與請求總線的設(shè)備地址相一致時(shí)，該設(shè)備立即占用總線（置BS=1），從而獲得總線使用權(quán)，同時(shí)立即停止計(jì)數(shù)器的計(jì)數(shù)。原理示意圖[計(jì)數(shù)器定時(shí)查詢方式原理]：

當(dāng)“BR”被受理，則仲裁器啟動(dòng)計(jì)數(shù)器開始計(jì)數(shù)，并作為設(shè)備地址號發(fā)送出來，一旦比對查到發(fā)出“BR”信號的設(shè)備，計(jì)數(shù)器立即停止計(jì)數(shù)，并授權(quán)該設(shè)備使用總線。設(shè)備地址比對查詢仲裁器比對匹配獲得總線授權(quán)啟動(dòng)計(jì)數(shù)器思考：帶來哪些變化？1計(jì)數(shù)器查詢方式的特點(diǎn)分析：

1.若每次接受到總線請求BR后，計(jì)數(shù)器都從“0”開始計(jì)數(shù)，則：各設(shè)備的優(yōu)先次序與鏈?zhǔn)讲樵兎ㄏ嗤?，即：?yōu)先級的順序是固定的。

2.若每次計(jì)數(shù)器啟動(dòng)都從上次的中止點(diǎn)開始計(jì)數(shù)，則：每個(gè)設(shè)備使用總線的優(yōu)先權(quán)均等。仲裁器計(jì)數(shù)器

當(dāng)然，這種靈活性是以增加授權(quán)查詢線數(shù)作為代價(jià)（如：增加為3根線，可管理23=8個(gè)設(shè)備；增加為4根線，則可管理24=16個(gè)設(shè)備等）。

3.可用程序來設(shè)置計(jì)數(shù)器的初值，因而可以方便地改變優(yōu)先授權(quán)順序。仲裁器(3)獨(dú)立請求方式（現(xiàn)代機(jī)器常用方式）基本思想：

共享總線上的每一個(gè)設(shè)備，都有一對獨(dú)立的總線請求線BRi和總線授權(quán)線BGi，連到仲裁器上?！嗳魏我粋€(gè)設(shè)備都可獨(dú)立地向仲裁器發(fā)出自己的總線請求BRi，仲裁器亦可對其單獨(dú)直接授權(quán)BGi。中央仲裁器中有專門的排隊(duì)和屏蔽電路，可根據(jù)需要，決定首先響應(yīng)哪個(gè)設(shè)備的請求，并可立即給該設(shè)備以授權(quán)信號BGi?？偩€系統(tǒng)原理示意圖

每個(gè)設(shè)備都可以獨(dú)立地向仲裁器發(fā)出自己的請求信號BRi，并獨(dú)立地接受總線授權(quán)BGi

。仲裁器設(shè)備n被總線授權(quán)排隊(duì)電路獨(dú)立的請求BRi獨(dú)立的授權(quán)BGi獨(dú)立請求方式的特點(diǎn)：

1.響應(yīng)時(shí)間快，確定優(yōu)先響應(yīng)的設(shè)備所花費(fèi)的時(shí)間少，無需逐個(gè)設(shè)備地查詢。

2.優(yōu)先順序既可以預(yù)先固定，也可以通過程序來方便地改變，因此可靈活地確定設(shè)備優(yōu)先順序；

3.可以用屏蔽(禁止)請求的辦法，封鎖來自某些無效設(shè)備的請求。（對設(shè)備的總線請求進(jìn)行干預(yù)和管理）

4.這種方式需增加的線數(shù)較多（N個(gè)設(shè)備，需要2N根線），仲裁器的結(jié)構(gòu)相應(yīng)也要復(fù)雜一些。集中式總線仲裁方式演示2分布式仲裁主要特點(diǎn)：

取消中央仲裁器，每個(gè)潛在的主方功能模塊都有自己的仲裁號和仲裁單元電路?？偩€系統(tǒng)實(shí)現(xiàn)方法：

各設(shè)備可以自行競爭總線主方，當(dāng)前占用總線的主模塊，必須把自己的仲裁號保留（公示）在仲裁總線上。

當(dāng)其它模塊有總線請求時(shí)，各自的仲裁電路把仲裁總線上公示的號與自己的號進(jìn)行比較。如果自己的號小，則總線請求暫不予響應(yīng)，并撤消自己的仲裁號比較，等下個(gè)總線周期再競爭。最后獲勝者的仲裁號保留在仲裁總線上。注意到：雖然分布式仲裁取消了中央仲裁器，但仍然是以“優(yōu)先級仲裁策略”為基本仲裁原則。分布式仲裁器的邏輯結(jié)構(gòu)圖見教材P196圖6.11（自閱）6.4

總線的定時(shí)與數(shù)據(jù)傳送模式

1、總線定時(shí)總線定時(shí)：總線上各事件出現(xiàn)的時(shí)序關(guān)系。總線上傳送一次信息的完整過程:請求總線總線仲裁尋址從方信息傳送狀態(tài)返回總線傳送過程獲得總線授權(quán)∴總線傳輸周期：主模塊申請，總線仲裁決定是否授權(quán)申請分配階段尋址階段傳數(shù)階段結(jié)束階段主模塊發(fā)出地址和命令，選定從模塊主模塊與從模塊交換數(shù)據(jù)主模塊撤消有關(guān)信息，釋放總線。

為了同步主方/從方的操作，雙方必須制訂定時(shí)協(xié)議。

定時(shí)：事件出現(xiàn)在總線上的時(shí)序關(guān)系。∴定時(shí)控制的目的：解決通信雙方的協(xié)調(diào)與配合問題。定時(shí)方式：

同步定時(shí)；異步定時(shí)(1)同步定時(shí)

在同步定時(shí)協(xié)議中，由總線時(shí)鐘信號來確定各事件出現(xiàn)在總線上的時(shí)刻。由于采用了公共時(shí)鐘，每個(gè)功能模塊什么時(shí)候發(fā)送或接收信息都由統(tǒng)一時(shí)鐘規(guī)定，因此，同步定時(shí)具有較高的傳輸頻率。同步定時(shí)適用于總線長度較短、各功能模塊存取時(shí)間比較接近的情況?？偩€系統(tǒng)（同步總線操作時(shí)序，見教材P197）（同步總線操作時(shí)序）

讀命令【同步定時(shí)數(shù)據(jù)輸入】:T1總線傳輸周期T2T3T4

時(shí)鐘

地址

數(shù)據(jù)總線時(shí)鐘

數(shù)據(jù)T1總線傳輸周期T2T3T4

時(shí)鐘

地址

寫命令【同步定時(shí)數(shù)據(jù)輸出】:可見：在同步定時(shí)方式中，每個(gè)總線傳送周期，主、從功能模塊什么時(shí)候執(zhí)行什么操作，都由統(tǒng)一的總線時(shí)鐘嚴(yán)格控制，因此，同步定時(shí)具有較高的傳輸速率。

當(dāng)然，這種定時(shí)方式主要適合于各功能模塊存取時(shí)間比較接近的情況。(2)異步定時(shí)

在異步定時(shí)協(xié)議中，后一事件出現(xiàn)在總線上的時(shí)刻，取決于前一事件的出現(xiàn)，即建立在應(yīng)答式或互鎖機(jī)制基礎(chǔ)上。在這種系統(tǒng)中，不需要統(tǒng)一的公共時(shí)鐘信號，總線周期的長度是可變、不固定的?？偩€系統(tǒng)（教材P198例3）本次交換結(jié)束①不互鎖②半互鎖③全互鎖主設(shè)備從設(shè)備請求回答異步通信三種模式:異步定時(shí)的優(yōu)點(diǎn):

總線傳輸周期長度可變，不把響應(yīng)時(shí)間強(qiáng)加到功能模塊上，因而允許快速和慢速的功能模塊在同一總線上實(shí)現(xiàn)相互通信。當(dāng)然，這需要增加總線控制的復(fù)雜性和成本。

讀數(shù)據(jù)的同步時(shí)序和異步時(shí)序演示。6.4.2總線數(shù)據(jù)傳送模式

當(dāng)代的總線標(biāo)準(zhǔn)大都能支持以下四類模式的數(shù)據(jù)傳送：(教材P199)1、讀、寫操作

讀操作：由從方→主方的數(shù)據(jù)傳送；

寫操作：由主方→從方的數(shù)據(jù)傳送。一般過程為：主方先用一個(gè)總線時(shí)鐘周期發(fā)出命令和從方地址，待從方準(zhǔn)備就緒后(一定的延時(shí))，開始數(shù)據(jù)傳送總線周期。

∴

為了提高總線利用率，減少延時(shí)損失，主方完成尋址總線周期后，可讓出總線控制權(quán)，以使其它主方完成更緊迫的操作。然后再重新競爭總線，完成數(shù)據(jù)傳送總線周期。

注意到：總線定時(shí)控制的共同點(diǎn)：以一個(gè)總線傳輸周期為例（如：輸入數(shù)據(jù)）

①主模塊發(fā)地址、命令

②從模塊準(zhǔn)備數(shù)據(jù)

③從模塊向主模塊收發(fā)數(shù)據(jù)（總線空閑）占用總線不占用總線占用總線1.各模塊都有權(quán)申請占用總線“半同步定時(shí)”或“分離式定時(shí)”特點(diǎn)：——充分提高總線的有效占用。2.采用同步方式通信，不等對方回答3.各模塊準(zhǔn)備數(shù)據(jù)時(shí)，不占用總線4.總線被占用時(shí)，無空閑

2、塊傳送操作只需給出塊的起始地址，然后按固定塊長度、依次連續(xù)地讀出或?qū)懭胝麎K數(shù)據(jù)。CPU(主方)與存儲(chǔ)器(從方)之間的塊傳送，常稱為猝發(fā)式傳送。PCI總線支持此類傳送塊長一般固定為數(shù)據(jù)線寬度(存儲(chǔ)器字長)的整數(shù)倍，如4倍等。3、先寫后讀、先讀后寫操作這兩種操作都由主方掌管總線，直到整個(gè)操作完成。對同一地址單元，進(jìn)行先寫后讀操作，用于校驗(yàn)?zāi)康模换蜻M(jìn)行先讀后寫操作，用于多道程序系統(tǒng)中對共享存儲(chǔ)資源的保護(hù)。

4、廣播、廣集操作當(dāng)總線允許一個(gè)主方對多個(gè)從方進(jìn)行寫操作，這種操作稱為廣播。

一個(gè)主方同時(shí)對多個(gè)從方進(jìn)行讀操作稱為廣集。例如：將選定的多個(gè)從方數(shù)據(jù)在總線上完成AND或

OR等邏輯操作，再送到主方，用以檢測多個(gè)信號源或中斷源——廣集操作。總線系統(tǒng)6.5

HOST總線和PCI總線

6.5.1

現(xiàn)代多總線結(jié)構(gòu)6.5.2

PCI總線信號（自閱）6.5.3

總線周期類型（自閱）6.5.4

PCI總線周期操作（自閱）6.5.5

PCI總線仲裁（自閱）總線系統(tǒng)6.5.1現(xiàn)代多總線結(jié)構(gòu)

可見：現(xiàn)代主流多總線架構(gòu)為：

HOST總線（“宿主”總線）—PCI總線

—LAGACY(ISA,EISA,MCA等中、低速總線）總線系統(tǒng)典型的多總線結(jié)構(gòu)框圖演示。HOST總線該總線有CPU總線、系統(tǒng)總線、主存總線等多種名稱，各自反映總線功能的一個(gè)方面。HOST總線不僅連接主存，還可以連接多個(gè)CPU?？偩€系統(tǒng)PCI總線用于連接各種高速的PCI設(shè)備。PCI既是一個(gè)與處理器無關(guān)的高速外圍總線，又是至關(guān)重要的層間總線。它采用同步時(shí)序協(xié)議和集中式仲裁策略，并具有自動(dòng)配置能力。總線系統(tǒng)LAGACY總線

是速度性能較低的傳統(tǒng)總線，可以充分利用市場上豐富的適配器卡，支持中、低速I/O設(shè)備。總線系統(tǒng)本章小結(jié)

PCI總線的基本傳輸機(jī)制是猝發(fā)式傳送，利用橋可以實(shí)現(xiàn)總線間的猝發(fā)式傳送。寫操作時(shí)，橋把上層總線的寫周期內(nèi)容先緩存起來，以后的時(shí)間再在下層總線上生成寫周期，即延遲寫。讀操作時(shí)，橋可早于上層總線，直接在下層總線上進(jìn)行預(yù)先讀。無論延遲寫和預(yù)先讀，橋的作用可使所有的存取都按CPU的需要出現(xiàn)在總線上。由上可見，以橋連接實(shí)現(xiàn)的PCI總線結(jié)構(gòu)具有很好的擴(kuò)充性和兼容性，允許多條總線并行工作。它與處理器無關(guān)，不論HOST總線上是單CPU還是多CPU，也不論CPU是什么型號，只要有相應(yīng)的HOST橋芯片(組)，就可與PCI總線相連?？偩€系統(tǒng)6.5.2PCI總線信號

(自閱）

表6.1-1列出了PCI標(biāo)準(zhǔn)2.0版的必備類信號名稱及其功能描述?？偩€周期類型由C/BE#線上的總線命令給出?？偩€周期長度由周期類型和FRAME#(幀)、IRDY#(主就緒)、IRDY#(目標(biāo)就緒)、STOP#(停止)等信號控制。一個(gè)總線周期由一個(gè)地址期和一個(gè)或多個(gè)數(shù)據(jù)期組成。

表6.1-2列出了可選類信號。電源線和地線未列入表中?？偩€系統(tǒng)6.5.3

總線周期類型(自閱）PCI總線周期由當(dāng)前被授權(quán)的主設(shè)備發(fā)起。PCI支持任何主設(shè)備和從設(shè)備之間點(diǎn)到點(diǎn)的對等訪問，也支持某些主設(shè)備的廣播讀寫。

PCI總線周期類型由主設(shè)備在C/BE［3—0］線上送出的4位總線命令代碼指明，被目標(biāo)設(shè)備譯碼確認(rèn)，然后主從雙方協(xié)調(diào)配合完成指定的總線周期操作。4位代碼組合可指定16種總線命令，但實(shí)際給出12種。

PCI總線命令格式如表6.2所示存儲(chǔ)器讀/寫總線周期以猝發(fā)式傳送為基本機(jī)制，一次猝發(fā)式傳送總線周期通常由一個(gè)地址期和一個(gè)或幾個(gè)數(shù)據(jù)周期組成。存儲(chǔ)器讀/寫周期的解釋，取決于PCI總線上的存儲(chǔ)器控制器是否支持存儲(chǔ)器/cache之間的PCI傳輸協(xié)議。如果支持，則存儲(chǔ)器讀/寫一般是通過cache來進(jìn)行；否則，是以數(shù)據(jù)塊非緩存方式來傳輸?？偩€系統(tǒng)存儲(chǔ)器寫和使無效周期與存儲(chǔ)器寫周期的區(qū)別在于，前者不僅保證一個(gè)完整的cache行被寫入，而且在總線上廣播“無效”信息，命令其他cache中的同一行地址變?yōu)闊o效。關(guān)于存儲(chǔ)器讀的三個(gè)總線周期的說明示于表6.3中。特殊周期用于主設(shè)備將其信息(如狀態(tài)信息)廣播到多個(gè)目標(biāo)方。配置讀/寫周期是PCI具有自動(dòng)配置能力的體現(xiàn)。PCI有三個(gè)相互獨(dú)立的物理地址空間，即存儲(chǔ)器、I/O、配置空間。雙地址周期用于主方指示它正在使用64位地址?？偩€系統(tǒng)6.5.4總線周期操作(自閱）

下面以數(shù)據(jù)傳送類的總線周期為代表，說明PCI總線周期的操作過程。一個(gè)讀操作總線周期時(shí)序示例（CAI演示）

圖中的環(huán)形箭頭符號表示某信號線由一個(gè)設(shè)備驅(qū)動(dòng)轉(zhuǎn)換成另一設(shè)備驅(qū)動(dòng)的過渡期，避免兩個(gè)設(shè)備同時(shí)驅(qū)動(dòng)一條信號線的沖突。我們看到，PCI總線周期的操作過程有如下特點(diǎn)：

(1)采用同步時(shí)序協(xié)議?？偩€上所有事件，即信號電平轉(zhuǎn)換出現(xiàn)在時(shí)鐘信號的下跳沿時(shí)刻，而對信號的采樣出現(xiàn)在時(shí)鐘信號的上跳沿時(shí)刻。

(2)總線周期由被授權(quán)的主方啟動(dòng)，以幀F(xiàn)RAME#信號變?yōu)橛行碇甘疽粋€(gè)總線周期的開始。

(3)一個(gè)總線周期由一個(gè)地址期和一個(gè)或多個(gè)數(shù)據(jù)期組成。在地址期內(nèi)除給出目標(biāo)地址外，還在C/BE#線上給出總線命令以指明總線周期類型?？偩€系統(tǒng)

(4)地址期為一個(gè)總線時(shí)鐘周期，一個(gè)數(shù)據(jù)期在沒有等待狀態(tài)下也是一個(gè)時(shí)鐘周期。一次數(shù)據(jù)傳送是在掛鉤信號IRDY#和TRDY#都有效情況下完成，任一信號無效(在時(shí)鐘上跳沿被對方采樣到)，都將加入等待狀態(tài)。

(5)總線周期長度由主方確定。在總線周期期間FRAME#持續(xù)有效，但在最后一個(gè)數(shù)據(jù)期開始前撤除。由此可見，PCI的數(shù)據(jù)傳送以猝發(fā)式傳送為基本機(jī)制，且PCI具有無限制的猝發(fā)能力，猝發(fā)長度由主方確定，沒有對猝發(fā)長度加以固定限制。

(6)主方啟動(dòng)一個(gè)總線周期時(shí)要求目標(biāo)方確認(rèn)。即在FRAME#變?yōu)橛行Ш湍繕?biāo)地址送上AD線后，目標(biāo)方在延遲一個(gè)時(shí)鐘周期后必須以DEVSEL#信號有效予以響應(yīng)。否則，主設(shè)備中止總線周期。(7)主方結(jié)束一個(gè)總線周期時(shí)不要求目標(biāo)方確認(rèn)。目標(biāo)方采樣到FRAME#信號已變?yōu)闊o效時(shí)，即知道下一數(shù)據(jù)傳送是最后一個(gè)數(shù)據(jù)期。總線系統(tǒng)6.5.5總線仲裁(自閱）PCI總線采用集中式仲裁方式，每個(gè)PCI主設(shè)備都有獨(dú)立的REQ#(總線請求)和GNT#(總線授權(quán))兩條信號線與中央仲裁器相連。由中央仲裁器根據(jù)一定的算法對各主設(shè)備的申請進(jìn)行仲裁，決定把總線使用權(quán)授予誰。但PCI標(biāo)準(zhǔn)并沒有規(guī)定仲裁算法。中央仲裁器不僅采樣每個(gè)設(shè)備的REQ#信號線，而且采樣公共的FRAME#和IRDY#信號線。因此，仲裁器清楚當(dāng)前總線的使用狀態(tài)：是處于空閑狀態(tài)還是一個(gè)有效的總線周期。

PCI總線支持隱藏式仲裁。即在主設(shè)備A正在占用總線期間，中央仲裁器根