項目8 組合邏輯電路-lm

項目8組合邏輯電路

組合邏輯電路 由若干個邏輯門組成的具有一組輸入和一組輸出的非記憶性邏輯電路，輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶）。10.1組合邏輯電路的分析特點 輸入輸出間沒有反饋回路 電路中不含記憶原件 電路任何時刻的輸出僅取決與該時刻10.1組合邏輯電路的分析步驟邏輯圖邏輯表達(dá)式

1

1最簡與或表達(dá)式化簡

2

2從輸入到輸出逐級寫出最簡與或表達(dá)式

3真值表

3

4電路的邏輯功能當(dāng)輸入A、B、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。所以這個電路實際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。

4真值表電路功能描述例：用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴?fù)耆e上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。

1窮舉法

1

2

2邏輯表達(dá)式

3最簡與或表達(dá)式化簡

4

5邏輯變換（如與非門設(shè)計）邏輯電路圖

3化簡

4

510.2組合邏輯電路部件組合邏輯部件是指具有某種邏輯功能的中規(guī)模集成組合邏輯電路芯片。常用的組合邏輯部件有加法器、數(shù)值比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等。10.2.1編碼器實現(xiàn)編碼操作的電路稱為編碼器。3位二進(jìn)制編碼器輸入8個互斥的信號輸出3位二進(jìn)制代碼真值表邏輯表達(dá)式邏輯圖8421碼編碼器輸入10個互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表邏輯表達(dá)式邏輯圖3位二進(jìn)制優(yōu)先編碼器

在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表邏輯表達(dá)式邏輯圖8線-3線優(yōu)先編碼器10.2.2譯碼器

把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。二進(jìn)制譯碼器是把二進(jìn)制代碼的所有組合狀態(tài)都翻譯出來，設(shè)二進(jìn)制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，每個輸出中只有一個為1（或為0），其余全為0（或為1）。

二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。二進(jìn)制譯碼器3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個互斥的信號邏輯表達(dá)式邏輯圖電路特點：與門組成的陣列二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進(jìn)制數(shù)字相對應(yīng)的10個信號，用Y9～Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。8421碼譯碼器

把二-十進(jìn)制代碼翻譯成10個十進(jìn)制數(shù)字信號的電路，稱為二-十進(jìn)制譯碼器。真值表邏輯表達(dá)式邏輯圖顯示譯碼器數(shù)碼顯示器用來驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器，由譯碼器和驅(qū)動器集中在一塊芯片上。b=c=f=g=1，a=d=e=0時c=d=e=f=g=1，a=b=0時共陰極顯示譯碼器真值表真值表僅適用于共陰極LED10.2.44選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪一路輸出。邏輯圖加法器半加器和全加器的運算邏輯

半加器全加器集成多位加法器芯片

串行進(jìn)位加法運算超前進(jìn)位集成4位加法器74LS283

全加器的應(yīng)用分為不考慮低位來的進(jìn)位和考慮低位進(jìn)位兩種情況半加器全加器兩個1位二進(jìn)制數(shù)相加的過程不考慮低位進(jìn)位，將兩個1位二進(jìn)制數(shù)A、B相加的邏輯運算

半加器的真值表邏輯表達(dá)式邏輯圖1000C011110101000SBA半加器的真值表C=AB

1.半加器（HalfAdder）半加器和全加器1110111010011100101001110100110010100000CiSiCi-1BiAi全加器真值表

全加器進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號的相加2.全加器（FullAdder）邏輯圖全加器邏輯圖與實現(xiàn)電路實現(xiàn)電路兩個半加器構(gòu)成一個全加器11011001+011010011兩個二進(jìn)制數(shù)相加時，也分為不考慮低位來的進(jìn)位和考慮低位進(jìn)位兩種情況。同時必須考慮各個位的進(jìn)位兩個4位二進(jìn)制數(shù)相加的過程集成多位加法器芯片

1.串行進(jìn)位加法器----采用四個1位全加器組成在電路上如何實現(xiàn)兩個四位二進(jìn)制數(shù)相加？

A3A2A1A0+B3B2B1B0低位的進(jìn)位信號送給鄰近高位作為輸入信號任一位的加法運算必須在低一位的運算完成之后才能進(jìn)行

串行進(jìn)位加法器運算速度不高。

進(jìn)位輸入是由專門的“進(jìn)位邏輯門”來提供超前進(jìn)位加法器使每位的進(jìn)位直接由加數(shù)和被加數(shù)產(chǎn)生，而無需等待低位的進(jìn)位信號2.超前進(jìn)位加法原理該門綜合所有低位的加數(shù)、被加數(shù)及最低位進(jìn)位輸入定義兩個中間變量Gi和Pi：

Si=

Ki

⊕

Ci-1

Ci=

Gi＋PiCi-1

Gi=

AiBiPi=Ai＋Bi

……產(chǎn)生變量

……傳輸變量

注意進(jìn)位信號的產(chǎn)生……中間變量

Ki=

GiPi=Ai⊕Bi

Si=

Ki

⊕Ci-1

Ci=

Gi＋PiCi-1

S0=K0⊕C-1

=A0⊕B0⊕

C-1

本位和信號的產(chǎn)生S1=K1⊕C0

=A1⊕B1⊕

C0

S2=K2⊕C1

=A2⊕B2⊕

C1

S3=K3⊕C2

=A3⊕B3⊕

C2

Si=

Ki

⊕Ci-1

Ci=

Gi＋PiCi-1

C0=G0+P0C-1

C1=G1+P1C0=G1+P1G0+P1P0C-1

C2=G2+P2C1=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3G2+P3

P2G1+P3P2P1G0

+P3P2