半導體集成電路6章下

半導體集成電路南京理工大學電光學院第六章CMOS基本邏輯電路CMOS邏輯門電路CMOS傳輸門電路CMOS傳輸門CMOS傳輸門邏輯電路CMOS雙穩(wěn)態(tài)觸發(fā)器RS觸發(fā)器D觸發(fā)器CMOS多米諾邏輯CMOS施密特觸發(fā)器CMOS靜態(tài)邏輯門的優(yōu)缺點CMOS靜態(tài)邏輯門的特點是輸入信號加在柵極上，輸出信號由漏極輸出。優(yōu)點：邏輯簡單明了，功耗低。缺點：隨著邏輯的復雜性增加，晶體管數(shù)目成倍增加，不利于集成，而且會導致較大的電路延遲。所以需要傳輸門邏輯。CMOS傳輸門輸入信號可以從柵、源、漏極輸入。單純的PMOS或NMOS傳輸門存在閾值電壓損失，瞬態(tài)特性也不理想。將兩者并聯(lián)得到CMOS傳輸門，可以彌補以上缺點。邏輯門的設計NMOS傳輸門CAB基本的傳輸門NMOS不能夠正確的傳輸高電平2.5V2.5V2.5V1.7V1.7V2.5V2.5V0.9V1.7V為了恢復全振幅，輸出端用反向器驅(qū)動。2.5V電荷保持電路ABVdd-Vth（C：高電平）2.5002.502.52.52.51.72.502.51.72.5邏輯門的設計IV1n1p11.傳輸高電平節(jié)點n1電位升高，當電位大于反向器IV1的邏輯閾值時，反向器輸出低電平，此低電平加在P1管上，P1管導通，n1的電位可以上升到VDD。2.傳輸?shù)碗娖焦?jié)點n1電位較低，當電位小于反向器IV1的邏輯閾值時，反向器輸出高電平，此高電平加在P1管上，P1管截止，n1的電位保持傳輸來的低電平。邏輯門的設計PMOS傳輸門ABVthPMOS不能夠正確的傳輸?shù)碗娖紸CB基本的傳輸門通常在傳輸固定的高電平時用（C：低電平）邏輯門的設計信號傳輸延遲時間信號傳輸?shù)?種模式1.柵控制端LH,漏極H,源極LLHHLL2.柵控制端LH,漏極L,源極HLHLHH3.柵控制端H,漏極HL,

源極HLHHLHL4.柵控制端H,漏極LH,

源極LHHLHLHVDD-VTHVDD-VTH與靜態(tài)邏輯門相同多數(shù)情況下漏源電壓較小，傳輸門晶體管工作在非飽和區(qū)，可將管子看作電阻。但是，由于高電平輸出只能達到VDD-VTH,因此tPLH較大。邏輯門的設計CMOS傳輸門及符號ABAB高電平、低電平都可以正確傳輸?shù)?、電路?guī)模增大基本的傳輸門傳輸高電平時PMOS工作，傳輸?shù)碗娖綍rNMOS工作CMOS傳輸門的三種工作狀態(tài)N管導通區(qū)：當VGN-Vin>VTN,|VGP-Vin|<|VTP|時，P管截止，N管導通，輸入Vin通過N管使負載電容充電，使Vout=Vin。雙管導通區(qū)：VGN-Vin>VTN,|VGP-Vin|>|VTP|時，雙管導通，CL繼續(xù)被充電，使Vout=Vin。P管導通區(qū)：VGN-Vin<VTN,|VGP-Vin|>|VTP|時，N管截止，而P管仍然導通，Vin經(jīng)過P管繼續(xù)向CL充電，使Vout=Vin。邏輯門的設計傳輸門邏輯傳輸門邏輯電路輸入信號可以從柵極、源極、漏極輸入使用傳輸門構(gòu)成傳輸門邏輯或門通道選擇電路與非門和或非門異或門和異或非門CMOS邏輯門電路CMOS傳輸門電路CMOS傳輸門CMOS傳輸門邏輯電路CMOS雙穩(wěn)態(tài)觸發(fā)器RS觸發(fā)器D觸發(fā)器CMOS多米諾邏輯CMOS施密特觸發(fā)器

電路的輸出狀態(tài)不僅取決于當時的輸入信號，而且與電路原來的狀態(tài)有關，當輸入信號消失后，電路狀態(tài)仍維持不變。這種具有存貯記憶功能的電路稱為時序邏輯電路。時序邏輯電路的特點：

下面介紹雙穩(wěn)態(tài)觸發(fā)器，它是構(gòu)成時序電路的基本邏輯單元。雙穩(wěn)態(tài)觸發(fā)器特點：

1.有兩個穩(wěn)定狀態(tài)“0”態(tài)和“1”態(tài)；

2.能根據(jù)輸入信號將觸發(fā)器置成“0”或“1”態(tài)；

3.輸入信號消失后，被置成的“0”或“1”態(tài)能保存下來，即具有記憶功能。雙穩(wěn)態(tài)觸發(fā)器：是一種具有記憶功能的邏輯單元電路，它能儲存一位二進制碼。與非門CMOSRS

觸發(fā)器RD(ResetDirect)-直接置“0”端(復位端)SD(SetDirect)-直接置“1”端(置位端)&QQG1&G2SDRD兩互補輸出端工作原理兩輸入端正常情況下，兩輸出端的狀態(tài)保持相反。通常以Q端的邏輯電平表示觸發(fā)器的狀態(tài)，即Q=1，Q=0時，稱為“1”態(tài)；反之為“0”態(tài)。反饋線觸發(fā)器輸出與輸入的邏輯關系1001設觸發(fā)器原態(tài)為“1”態(tài)。翻轉(zhuǎn)為“0”態(tài)(1)SD=1，RD=01010&QQG1&G2SDRD設原態(tài)為“0”態(tài)1001110觸發(fā)器保持“0”態(tài)不變復位0結(jié)論:不論觸發(fā)器原來為何種狀態(tài)，當SD=1，

RD=0時，

將使觸發(fā)器置“0”或稱為復位。&QQG1&G2SDRD01設原態(tài)為“0”態(tài)011100翻轉(zhuǎn)為“1”態(tài)(2)SD=0，RD=1&QQG1&G2SDRD設原態(tài)為“1”態(tài)0110001觸發(fā)器保持“1”態(tài)不變置位1結(jié)論:不論觸發(fā)器原來為何種狀態(tài)，當SD=0，

RD=1時，

將使觸發(fā)器置“1”或稱為置位。&QQG1&G2SDRD11設原態(tài)為“0”態(tài)010011保持為“0”態(tài)(3)SD=1，RD=1&QQG1&G2SDRD設原態(tài)為“1”態(tài)1110001觸發(fā)器保持“1”態(tài)不變1當SD=1，

RD=1時，觸發(fā)器保持原來的狀態(tài)，

即觸發(fā)器具有保持、記憶功能。&QQG1&G2SDRD&QQG1&G2SDRD110011111110若G1先翻轉(zhuǎn)，則觸發(fā)器為“0”態(tài)“1”態(tài)(4)SD=0，RD=0

當信號SD=RD

=0同時變?yōu)?時，由于與非門的翻轉(zhuǎn)時間不可能完全相同，觸發(fā)器狀態(tài)可能是“1”態(tài)，也可能是“0”態(tài)，不能根據(jù)輸入信號確定。10若先翻轉(zhuǎn)與非門CMOSR－S

觸發(fā)器狀態(tài)表邏輯符號RD(ResetDirect)-直接置“0”端(復位端)SD(SetDirect)-直接置“1”端(置位端)QQSDRDSDRDQ100置0011置111不變保持00同時變1后不確定功能低電平有效或非門組成的CMOSRS觸發(fā)器邏輯電路、符號與功能表CMOS邏輯門電路CMOS傳輸門電路CMOS傳輸門CMOS傳輸門邏輯電路CMOS雙穩(wěn)態(tài)觸發(fā)器RS觸發(fā)器D觸發(fā)器CMOS多米諾邏輯CMOS施密特觸發(fā)器D觸發(fā)器的功能也稱延遲（Delay）觸發(fā)器，用于將信號一直延遲到出現(xiàn)時鐘信號，這時，輸入信號才傳輸至Ｑ端。邏輯圖與功能表D型主從觸發(fā)器主要用于分頻器、計數(shù)器和寄存器?；谥鲝腃MOSD觸發(fā)器的4分頻器電路。DEF為D觸發(fā)器單元，CLR為清零信號，SET為置位信號。CMOS邏輯門電路CMOS傳輸門電路CMOS傳輸門CMOS傳輸門邏輯電路CMOS雙穩(wěn)態(tài)觸發(fā)器RS觸發(fā)器D觸發(fā)器CMOS多米諾邏輯CMOS施密特觸發(fā)器基本動態(tài)CMOS門由一個N型邏輯塊組成，該邏輯塊的輸出節(jié)點由一個PMOS管預充電到VDD，然后再由一個與VSS相聯(lián)的NMOS管有條件的放電。優(yōu)點：需要元件少，電源與地之間不存在直流通路；與器件尺寸無關，設計時可采用最小尺寸，面積小。每個輸入端只與一個NMOS管柵極相連，輸入電容減小至少一半。缺點：所有輸入只能在預充電階段變化，在求值階段必須保持穩(wěn)定。電荷的再分布效應會損害輸出節(jié)點的電壓值。加入靜態(tài)反相器的動態(tài)邏輯極連

(多米諾邏輯)預充電階段，所有MOS管截止。求值時，級聯(lián)的一組邏輯塊，每一級求值并引起下一級求值，就像一行多米諾骨牌。進一步改進的多米諾CMOS邏輯省去緩沖器，級聯(lián)的各邏輯塊交替由P型管和N型管構(gòu)成。CMOS邏輯門電路CMOS傳輸門電路CMOS傳輸門CMOS傳輸門邏輯電路CMOS雙穩(wěn)態(tài)觸發(fā)器RS觸發(fā)器D觸發(fā)器CMOS多米諾邏輯CMOS施密特觸發(fā)器CMOS施密特觸發(fā)器電路正閾值電壓、負閾值電壓、窗口電壓。整形過程假設P管和N管閾值電壓為-1.0與1.0V，電源電壓5V。Vin=0V,M1,M2導通，Vx=Vy=5V.Vin=1V，M5導通，M4截止，Vx=5VVin=2V,M4截止，M6深飽和，V