第11章 組合邏輯電路

第11章組合邏輯電路

11.1數(shù)制與編碼11.2基本邏輯運算11.3集成邏輯門電路11.4組合邏輯電路11.5編碼器11.6譯碼器和數(shù)字顯示主頁面重點：！二進制、十進制、十六進制轉換及8421BCD編碼基本邏輯運算集成邏輯門電路及應用組合邏輯電路分析、設計編碼器、譯碼器功能及應用11.1數(shù)制與編碼11.1.1數(shù)字信號數(shù)字信號——時間上和數(shù)值上均是離散的信號。負邏輯：低電平為邏輯1，高電平為邏輯0。模擬信號——時間連續(xù)、數(shù)值也連續(xù)的信號。正邏輯：高電平為邏輯1，低電平為邏輯0。十進制：十進制數(shù)的每一位是由0～9十個數(shù)碼中的一個表示。計數(shù)規(guī)律是“逢十進一”。1.幾種常用的計數(shù)體制Di—第i位上的數(shù)碼，即0～9中的任一個數(shù)10—進位基數(shù)10i—第i位的權11.1.2數(shù)制二進制：二進制數(shù)的每一位數(shù)碼只有0或者1兩種，計數(shù)規(guī)則是“逢二進一”。Ki—第i位上的數(shù)碼，即0、1中的任一個數(shù)2—進位基數(shù)2i—第i位的權八進制：每一位數(shù)碼由0～7中的任一個數(shù)表示，按“逢八進一”的規(guī)則計數(shù)，即基數(shù)是8，第i位的權是8i。

十六進制：每一位數(shù)碼由0～9和A、B、C、D、E、F中的任一個數(shù)碼表示。“按逢十六進一”的規(guī)則計數(shù)，其基數(shù)是16，第i位的權是16i，任一個十六進制數(shù)可表示為（5A6.17）H=5×162＋10×161＋6×160＋1×16－1＋7×16－2（27.31）O=2×81＋7×80＋3×8－1＋1×8－2

（110110.01）B=1×25＋1×24＋0×23＋1×22＋1×21＋0×20＋0×2-1＋1×2-2（268.5）D=2×102＋6×101＋8×100＋5×10－1（1）二進制轉換為十進制

將二進制數(shù)按權展開，將各乘積項的積算出來，再將各項積相加，就得到等值的十進制數(shù)。2.不同數(shù)制之間的相互轉換(10011.101)B＝1×24＋0×23＋0×22＋1×21＋1×20＋1×2－1＋0×2－2＋1×2－3＝（19.625）D（2）十進制轉換為二進制十進制整數(shù)轉換為二進制整數(shù)用“除2取余”法。將十進制數(shù)逐次除以2，并依次記錄余數(shù)，直到除到商為零為止，然后將余數(shù)從下往上排列，即得從高位到低位的二進制數(shù)。例

將十進制數(shù)整數(shù)2310轉換成二進制數(shù)。（23）D=（10111）B

十進制小數(shù)轉換為二進制小數(shù)的方法是乘2取整法。用該小數(shù)乘2，第一次乘得結果的整數(shù)部分為最高位，其小數(shù)部分再乘2，所得結果的整數(shù)部分為次高位，依次類推，直至小數(shù)部分為0或達到要求精度。

例將（0.562）D轉換成誤差ε不大于2－6的二進制數(shù)。

0.562×2＝1.124……1……b-10.124×2＝0.248……0……b-20.248×2＝0.496……0……b-30.496×2＝0.992……0……b-40.992×2＝1.984……1……b-5(0.562)D＝(0.100011)B

（3）二進制轉換成十六進制用“4位分組”法將二進制數(shù)化為十六進制數(shù)。從二進制的小數(shù)點開始，分別向左、右按4位分組，最后不滿4位的，用0補。將每組用對應的十六進制數(shù)代替，就是等值的十六進制數(shù)。（1001101.100111)B＝（01001101.10011100)B＝（4D.9C)H

若將二進制數(shù)轉換為八進制數(shù)，可將二進制數(shù)分為3位一組，再將每組的3位二進制數(shù)轉換成一位8進制即可。將每一位變成4位二進制數(shù)，按位的高低依次排列即可。（5）十六進制轉換成十進制由“按權相加”法將十六進制數(shù)轉換為十進制數(shù)。（4）十六進制轉換成二進制(6E.3A5)H＝(1101110．001110100101)B

(7A.58)H＝7×161＋10×160＋5×16-1＋8×16-2

＝112＋10＋0.3125＋0.03125＝(122.34375)D11.1.3

二—十進制碼

把若干個0和1按一定規(guī)律編排在一起，組成不同的代碼，并賦與每一個代碼固定的含義，這叫做編碼。編制代碼所遵循的規(guī)則叫碼制。

BCD碼：用二進制代碼來表示十進制的0～9十個數(shù)。常見的有8421碼、5421碼、2421碼、余3碼、格雷碼等。十進制數(shù)8421碼2421碼5421碼余三碼01234567890000000100100011010001010110011110001001000000010010001101001011110011011110111100000001001000110100100010011010101111000011010001010110011110001001101010111100位權8421b3b2b1b02421b3b2b1b05421b3b2b1b0無權返回11.2基本邏輯運算邏輯關系：是指某事物的條件（或原因）與結果之間的關系。

12.1.1基本邏輯運算

1.與運算

只有當決定一件事情的條件全部具備之后，這件事情才會發(fā)生。我們把這種因果關系稱為與邏輯。

VALBAB不閉合不閉合不亮燈閉合不亮不閉合閉合亮閉合閉合不亮不閉合ABL000000011111電路如果用二值邏輯0和1來表示，并設1表示開關閉合或燈亮；0表示開關不閉合或燈不亮，得到的表格，稱為邏輯真值表。

與運算規(guī)則為：輸入有0，輸出為0；輸入全1，輸出為1。ABL＆符號邏輯函數(shù)表達式

在數(shù)字電路中能實現(xiàn)與運算的電路稱為與門電路。當決定一件事情的幾個條件中，只要有一個或一個以上條件具備，這件事情就會發(fā)生。我們把這種因果關系稱為或邏輯。

2.或運算VABL不閉合不閉合不亮燈閉合亮不閉合閉合亮閉合閉合亮不閉合AB電路ABL≥1AB000001111111L符號邏輯函數(shù)表達式

在數(shù)字電路中能實現(xiàn)或運算的電路稱為或門電路?；蜻\算規(guī)則為：輸入有1，輸出為1；輸入全0，輸出為0。某事情發(fā)生與否，僅取決于一個條件，而且是對該條件的否定。即條件具備時事情不發(fā)生；條件不具備時事情才發(fā)生。

3.非運算VAL閉合不亮燈亮不閉合A10燈10A邏輯函數(shù)表達式

符號AL1在數(shù)字電路中能實現(xiàn)非運算的電路稱為非門電路。11.2.2其他常用邏輯運算1.與非2.或非L=A+B10000AB0010111BAL=A+B≥1AL=AB&B11AB1111L=AB0010003.異或異或是一種二變量邏輯運算，當兩個變量取值相同時，邏輯函數(shù)值為0；當兩個變量取值不同時，邏輯函數(shù)值為1。0AB00111101010AB=1返回11.3集成邏輯門電路

11.3.1TTL集成邏輯門電路1.TTL與非門的基本結構

ABCUo＋UCC（5V）RB1RC2RC4VT1VT2VT4VT3VD4k?1.6k?130?1k?VC2VE2輸入級中間級輸出級（1）輸入全為高電平3.6V時。VT2

、VT3導通，VB1=0.7×3=2.1V，從而使VT1的發(fā)射結因反偏而截止。此時VT1的發(fā)射結反偏，而集電結正偏，稱為倒置工作狀態(tài)。由于VT3飽和導通，輸出電壓為：VO=VCES3≈0.3V，這時VE2=VB3=0.7V，而VCE2=0.3V，故有VC2=VE2+VCE2=1V。1V的電壓作用于VT4的基極，使VT4和二極管D都截止。（2）輸入有低電平0.3V時。VT1的基極電位被鉗位到VB1=1V。VT2、VT3都截止。由于VT2截止，流過RC2的電流僅為VT4的基極電流，這個電流較小，在RC2上產(chǎn)生的壓降也較小，可以忽略，所以VB4≈UCC=5V，使VT4和D導通，則有：VO≈UCC-VBE4-VD=5-0.7-0.7=3.6V2.主要參數(shù)輸入的最高低電平ULmax(關門電平UOFF)保證輸出電壓為額定高電平（2.7V）時，允許輸入低電平的最大值，稱為關門電壓UOFF，一般UOFF≥0.8V。輸入的最低高電平UIHmin（開門電平UON）保證輸出電平達到額定低電平（0.3V）時，允許輸入最高電平的最小值，稱為開門電平UON，一般UOL≤1.8V。

輸出高電平UOH

輸出低電平UOL

一般產(chǎn)品規(guī)定UOH≥2.4V，UOL≤0.4V。

噪聲容限噪聲容限是描述邏輯門電路抗干擾能力的參數(shù)。數(shù)字系統(tǒng)中，前級門的輸出是后級門的輸入，后級門的輸入高電平有一個下限值,輸入低電平有一個上限，只要前級門的輸出能滿足后級門的輸入要求，就不會造成邏輯混亂。低電平噪聲容限是指在保證輸出為高電平的前提下，允許疊加在輸入低電平UIL上的最大正向干擾電壓。用UNL表示：UNL＝UOFF－UIL高電平噪聲容限是指在保證輸出為低電平的前提下，允許疊加在輸入低電平UIH上的最大正向干擾電壓。用UNH表示：UNH＝UIH－UON。輸入短路電流當輸入電壓為零時，流經(jīng)這個輸入端的電流稱為輸入短路電流。輸入短路電流的典型值為－1.5mA。

以同一型號的與非門作為負載時，一個與門能驅動同類與非門的最大數(shù)目，通常N≥8。

扇出系數(shù)NTTL集電極開路門（OC門）在工程實踐中，常常需要將輸出端并聯(lián)使用實現(xiàn)與邏輯功能，稱為線與。前面介紹的TTL與非門的輸出端是不能直接并聯(lián)使用的。因為當一些門輸出高電平時，則輸出電流是流出門電路的，而若有一個門輸出低電平，其VT4飽和，必然會造成有一個很大的電流從輸出高電平門電路流向輸出低電平門的VT4，當超過其集電極最大電流時,造成VT4損壞。3.TTL門電路的其他類型集電極開路門的電路及其邏輯符號ABL＋UCC（5V）RB1RC2VT1VT2VT34k?1.6k?1k?LA&B①實現(xiàn)線與CDL＆AB＆＋UCCRPOC門主要有以下幾方面的應用②實現(xiàn)電平轉換③用做驅動器

UoAB＆＋10VAB＆＋5V三態(tài)輸出門三態(tài)門除具有輸出高、低電平兩種狀態(tài)外，還能輸出高阻狀態(tài)。LA&BENLA&BEN高電平有效的三態(tài)門

低電平有效的三態(tài)門

三態(tài)門的應用A&BENEN1G1A&BENEN2G2A&BENEN3G3總線單向總線

雙向總線

DI1ENEN1EN總線DO11.3.2CMOS集成邏輯門電路

1.CMOS邏輯門電路的系列工作頻率得到了進一步的提高，同時保持了CMOS超低功耗的特點?；镜腃MOS——4000系列高速的CMOS——HC（HCT）系列先進的CMOS——AC（ACT）系列具有功耗低、噪聲容限大、扇出系數(shù)大等優(yōu)點，已得到普遍使用。缺點是工作速度較低，平均傳輸延遲時間為幾十ns，最高工作頻率小于5MHz。提高了工作速度，平均傳輸延遲時間小于10ns，最高工作頻率可達50MHz。HC系列的電源電壓范圍為2～6V。HCT系列的主要特點是與TTL器件電壓兼容，它的電源電壓范圍為4.5～5.5V。2.CMOS邏輯門電路的主要參數(shù)輸出高電平UOH與輸出低電平UOL抗干擾容限

CMOS門電路UOH的理論值為電源電壓UDD，UOH（min）=0.9UDD；UOL的理論值為0V，UOL（max）=0.01UDD。所以CMOS門電路的邏輯擺幅（即高低電平之差）較大，接近電源電壓UDD值。

CMOS非門的關門電平UOFF為0.45UDD，開門電平UON為0.55UDD。因此，其高、低電平噪聲容限均達0.45UDD。其他CMOS門電路的噪聲容限一般也大于0.3UDD，電源電壓UDD越大，其抗干擾能力越強。扇出系數(shù)其扇出系數(shù)很大，一般額定扇出系數(shù)可達50。但必須指出的是，扇出系數(shù)是指驅動CMOS電路的個數(shù)，若就灌電流負載能力和拉電流負載能力而言，CMOS電路遠遠低于TTL電路返回11.4組合邏輯電路1.邏輯代數(shù)的基本公式11.4.1邏輯代數(shù)

0—1律互補律重疊律交換律結合律分配律反演律吸收律對合律證明證2.邏輯代數(shù)的基本規(guī)則

對于任何一個邏輯等式，以某個邏輯變量或邏輯函數(shù)同時取代等式兩端任何一個邏輯變量后，等式依然成立。利用代入規(guī)則可以擴展公式的范圍。代入規(guī)則對于一個邏輯函數(shù)L，若將其所有0變成1，1變成0，與變成或，或變成與，原變量變成反變量，反變量變成原變量，得到L。這個規(guī)則叫反演規(guī)則。利用反演規(guī)則可求出一個函數(shù)的反函數(shù)。把函數(shù)中的與變成或，或變成與，0變成1，1變成0，經(jīng)過這些變化得到的函數(shù)叫原函數(shù)的對偶函數(shù)，所謂對偶規(guī)則，是指兩個邏輯式相等，則其對偶式也相等。對偶規(guī)則反演規(guī)則（1）應保證函數(shù)的運算順序不變。運用反演規(guī)則求非函數(shù)時要注意（2）幾個變量上的公共非號應保留不變。求函數(shù)的反函數(shù)。解?就是應用邏輯代數(shù)的公式和規(guī)則進行函數(shù)化簡。代數(shù)化簡法?化簡11.4.2組合邏輯電路的分析方法

組合邏輯電路邏輯表達式最簡表達式真值表邏輯功能分析該電路的邏輯功能。

寫出邏輯表達式&&&&≥1ABCLP由表達式列出真值表分析邏輯功能ABC L0000001101010111100110111101111 0由真值表可知，當A、B、C三個變量不一致時，電路輸出為“1”，所以這個電路稱為“不一致電路”?；喤c變換寫出圖示邏輯圖的邏輯表達式，分析邏輯功能。

?&&&≥1ABCL組合邏輯電路的設計組合邏輯電路的設計是根據(jù)給出的要求，設計出實現(xiàn)該要求的邏輯電路。根據(jù)邏輯功能要求列真值表由真值表寫邏輯表達式最簡表達式畫出邏輯圖?設計全加器電路。所謂全加是指兩個1位數(shù)相加時,還要考慮從低位來的進位，產(chǎn)生求和結果向高位進位。能實現(xiàn)全加的電路叫全加器。返回11.5編碼器11.5.1編碼器的基本概念及工作原理

1．鍵控8421BCD碼編碼器真值表輸入輸出S9

S8

S7

S6

S5

S4

S3

S2

S1

S0ABCDGS111111111111111111101111111101111111101111111101111111101111111101111111101111111101111111101111111101111111110000000001000110010100111010010101101101011111000110011由真值表寫出各輸出的邏輯表達式2.二進制編碼器用n位二進制代碼對2n個信號進行編碼的電路稱為二進制編碼器。

3位二進制編碼器有8個輸入端3個輸出端，所以常稱為8線—3線編碼器，邏輯表達式為真值表輸入輸出I0

I1

I2

I3

I4

I5

I6

I7A2

A1

A01000000001000000001000000001000000001000000001000000001000000001000001010011100101110111電路A2&&&A0A111111111I7I6I5I4I3I2I0I13.優(yōu)先編碼器輸入輸出EI

I0

I1

I2

I3

I4

I5

I6

I7A2

A1

A0

GS

EO1××××××××0111111110×××××××00××××××010×××××0110××××01110×××011110××0111110×011111100111111111111111100000100101010010110110001101011100111101使能輸入端，低電平有效優(yōu)先順序為I7→I0編碼器的工作標志，低電平有效使能輸出端，高電平有效1.編碼器的擴展GSEOEI74148(2)GSEOEI74148(1)GSEOEI&&&&A2A0A1Y3A2A0A1I7I6I5I4I3I2I0I1I7I6I5I4I3I2I0I1X15X14X13X12X11X10X8X9X7X6X5X4X3X2X0X1Y2Y1Y0實現(xiàn)的16線—4線優(yōu)先編碼器11.5.2編碼器的應用2.組成8421BCD編碼器11&&G1G2G3G4GSEOEI74148(2)Y3A2A0A1I7I6I5I4I3I2I0I1Y2Y1Y0I7I6I5I4I3I2I0I1I9I8返回11.6譯碼器和數(shù)字顯示

11.6.1譯碼器

譯碼器：將輸入代碼轉換成特定的輸出信號。假設譯碼器有n個輸入信號和N個輸出信號，如果N=2n，就稱為全譯碼器，常見的全譯碼器有2線—4線譯碼器、3線—8線譯碼器、4線—16線譯碼器等。如果N＜2n，稱為部分譯碼器。如二一十進制譯碼器（也稱作4線—10線譯碼器）等。輸入輸出 EI

A

B

Y0

Y1

Y2

Y3

1××11110000111001101101011010111110輸出函數(shù)表達式：2線—4線譯碼器功能表2線—4線譯碼器111ABEI&&&&Y3Y2Y1Y0邏輯圖74138是一種典型的二進制譯碼器輸入輸出G1

G2A

G2BA2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

×1×××10××100100100100100100100100×××××××××0000010100111001011101111111111111111111111111110111111110111111110111111110111111110111111110111111110111111110G1、G2A和G2B為使能輸入端&&&&&&&&A0G1&1111111G2AG2BA1A2Y3Y2Y1Y0Y7Y6Y5Y4將兩片