第三章組合電路的和設計

第三章組合電路的分析和設計3.1組合邏輯電路的特點3.3小規(guī)模組合邏輯電路的設計3.4組合邏輯電路的冒險3.5常用的中規(guī)模組合邏輯電路與應用3.2組合邏輯電路的分析輸入邏輯關系：Fi=fi(X1，X2，…，Xn)（i=1，2，…，m）結構：由邏輯門構成；不含記憶元件；輸出到輸入無反饋回路；輸出組合邏輯電路（簡稱組合電路）：任一時刻電路的輸出只與當時的輸入有關，而與電路過去的輸入無關。3.1組合邏輯電路的特點3.2組合邏輯電路的分析分析目的：1、了解邏輯電路的功能，即輸出函數與輸入變量之間的關系。2、驗證設計的正確與否。分析方法：逐級注釋法。從輸入開始逐級寫出門的輸出邏輯表達式，并利用邏輯代數的一些基本運算定律求出簡化表達式，直到求得整個電路的輸出表達式。邏輯電路圖邏輯表達式最簡表達式電路功能描述真值表分析過程：組合邏輯電路的分析舉例例：分析如圖所示邏輯電路異或門組合邏輯電路的分析例3.2.2例3.2.2分析如圖所示電路的邏輯功能。P1P2P3P4P5組合邏輯電路的分析例3.2.2P1P2P3P4P5組合邏輯電路的分析例3.2.2列出真值表電路邏輯功能描述：輸入變量取值組合中，1的個數為奇數時，輸出函數值為1。11110000三變量奇偶校驗電路組合邏輯電路的分析例3.2.3例3-3：分析如圖所示混和邏輯電路，寫出表達式。同時使用正、負兩種邏輯，稱為混合邏輯。只含一種邏輯稱為單一邏輯。負與門組合邏輯電路的分析例3.2.3）混合邏輯處理方法：1、任何輸入或輸出線的小圈去掉（或加上），則相應變量或函數取非。2、在一個門的輸入、輸出端同時加上或消去小圈，則門的主體邏輯符號改變，“與”變“或”，“或”變“與”。異或門3.3小規(guī)模組合邏輯電路的設計組合電路的設計小規(guī)模（SSI）中規(guī)模（MSI）大/超大規(guī)模（LSI/VLSI）追求目標：所用門最少追求目標：所用集成塊最少組合電路的設計就是根據邏輯功能的要求，設計出實現該功能的最優(yōu)邏輯電路。3.2小規(guī)模組合電路的設計文字描述真值表邏輯表達式簡化變換邏輯電路圖設計步驟：標準表達式根據限定使用的門電路的類型進行變換和化簡不同輸入變量形式下如何進行設計？多輸出函數如何進行設計？采用SSI芯片如何進行設計？指定所用門的類型時如何進行設計？只提供原變量，無反變量，稱為單軌入。既提供原變量也提供反變量，稱為雙軌入。3.3.1由設計要求列真值表關鍵是確定什么是邏輯變量，什么是邏輯函數，以及變量與函數分別代表的狀態(tài)，找出變量與函數之間的因果關系，最后列出真值表。以起因為邏輯變量將結果定為輸出函數3.3.1由設計要求列真值表例3.3.1有一火災報警系統(tǒng)，設有煙感、溫感和紫外光感三種類型的火災探測器。為了防止誤報警，只有當兩種或兩種以上的探測器發(fā)出火災探測信號時，報警系統(tǒng)才產生報警控制信號。作出真值表。三個變量（起因）紫外光感探測器發(fā)出火災信號C=1煙感探測器發(fā)出火災信號A=1溫感探測器發(fā)出火災信號B=1報警控制信號F=1一個函數（結果）3.3.1由設計要求列真值表紫外光感探測器發(fā)出火災信號C=1煙感探測器發(fā)出火災信號A=1溫感探測器發(fā)出火災信號B=1當兩種或兩種以上的探測器發(fā)出火災探測信號時，報警系統(tǒng)才產生報警控制信號。報警控制信號F=111100001通常按自然二進制碼的規(guī)律排列3.3.2、邏輯函數的兩級門實現雙軌入時，一般采用兩級與非門或兩級或非門電路來實現。實際中可以根據現有器件情況和電路的復雜程度來選擇是用與非門還是用或非門。1、兩級與非門電路的實現要求直接根據最簡與或式畫邏輯電路圖最簡與或表達式最簡與非-與非表達式1、兩級與非門電路的實現例3.3.2例3-5：試用兩級與非門實現下面的函數：F（A，B，C，D）=∑m（0，1，4，5，8，9，10，11，14，15）作函數的卡諾圖，化簡函數為最簡與或式，畫出電路圖。解：00011110000111101110111000110011ABCD&&&&2、兩級或非門電路的實現由函數的最簡或與表達式求出最簡或非—或非表達式直接根據最簡或與式畫邏輯電路圖最簡或與表達式2、兩級或非門電路的實現例3-5：試用兩級或非門實現下面的函數：F（A，B，C，D）=∑m（0，1，4，5，8，9，10，11，14，15）作函數的卡諾圖，化簡函數為最簡或與式，畫出電路圖。解：或非門實現更簡單求或與式，圈0格。00011110000111101110111000110011ABCD3.3.3邏輯函數的三級門實現輸入信號源不提供反變量，即單軌入時，組合電路如何設計？方法一：對每個輸入變量增加一個非門，產生所需要的反變量。缺點：需要的門多，不經濟。方法二：用阻塞法進行設計，節(jié)省器件。兩種方法都需要三級門來實現設計。卡諾圖的運算卡諾圖相加F1（A,B,C）=m0+m1+m4F2（A,B,C）=m1+m3+m6F=F1（A,B,C）+F2（A,B,C）=m0+m1+m3+m4+m6C010001111010101000ABC010001111000011100ABC010001111010111100AB+=方法：對應小方格中的0、1按邏輯加的規(guī)則進行相加?？ㄖZ圖的運算卡諾圖相乘F1（A,B,C）=m0+m2+m3+m6F2（A,B,C）=m1+m2+m4+m6F=F1（A,B,C）·F2（A,B,C）=m2+m6C010001111011010100ABC010001111001111000ABC010001111001010000AB·=兩個序號不同的最小項的積為0方法：對應小方格中的0、1按邏輯乘的規(guī)則進行相乘。卡諾圖的運算卡諾圖的反演C010001111011000110ABC010001111000111001AB將原函數的卡諾圖中的0換成1，1換成0。FFF（A,B,C）=m0+m2+m3+m51、阻塞邏輯卡諾圖中的全0格稱為0重心?？ㄖZ圖中的全1格稱為1重心。0001111000011110ABCD0重心1重心1、阻塞邏輯0001111000011110ABCD凡是包含0重心的合并圈的積項都是用反變量標注的。凡是包含1重心的合并圈的積項都是用原變量標注的。ABDABCACDADACCA既不包含1重心也不包含0重心的合并圈的積項中既有原變量也有反變量。兩個重心都包含的圈只有一個，即恒為1。BD1、阻塞邏輯為了用與非門來實現只有原變量輸入的組合電路，在函數化簡時就要圍繞1重心來畫合并圈。這樣有可能不得不將0格畫入圈中，這就需要將此0格扣除，方法是用要被扣除的最小項的非來乘合并圈所對應的積項，這就是阻塞邏輯，因為在其對應的輸入組合下值為0，禁止了積項的輸出，使積項受控制。1、阻塞邏輯C010001111000110010ABC010001111000110011ABC010001111011111110AB×=頭部因子圈尾因子圈（阻塞圈）頭部因子尾因子（阻塞因子）為使積項用原變量標注而圍繞1重心畫圈時，圈入的0格的扣除，就相當于乘以一個尾因子。阻塞邏輯就是利用扣除0格的方法，使積項受尾因子的控制。尾因子又叫阻塞項或禁止項。1、阻塞邏輯阻塞圈可以擴大，對結果沒有影響。C010001111000110010ABC010001111000110011ABC010001111011111010AB×=阻塞圈的大小，主要考慮公用程度。1、阻塞邏輯阻塞圈可大可小，小可以到某個最小項，大可以超過頭部因子圈。為保證非號內不再出現反變量，阻塞圈也應包含1重心。大的阻塞圈可以減少變量，但阻塞圈選大還是選小，應考慮阻塞圈的公用程度。2、用阻塞法設計三級與非電路步

驟作卡諾圖，圍繞1重心畫頭部因子圈，可以圈入0格。圍繞1重心畫阻塞圈將0格阻塞掉，阻塞圈可以包含1格，被阻塞掉的1格以后補上。注意阻塞圈盡可能公用。以最少的頭部因子圈和最少的阻塞圈覆蓋全部1格。寫出表達式，畫出邏輯電路圖。用阻塞法設計三級與非電路舉例例：設輸入沒有反變量，用三級與非門實現函數F=∑m

（3，4，5，6）C010001111000110110AB作卡諾圖畫頭部因子圈和阻塞圈檢查覆蓋所有1格否寫出表達式畫邏輯電路圖用阻塞法設計三級與非電路舉例例設輸入沒有反變量，用三級與非門實現函數F（A，B，C，D）=∑m（1，5，7，8，9）00011110000111100010111001000000ABCD用阻塞法設計三級與非電路例3.3.3例3.3.3：設輸入沒有反變量，用三級與非門實現函數F（A，B，C，D）=∑m（1，2，3，4，6，9，12，14，15）00011110000111100101101010011101ABCD3、用阻塞法設計三級或非電路例3.3.10：設輸入沒有反變量，用三級或非門實現函數F（A,B,C,D）=∑m（0,2,4,7,8,10,12,14,15）00011110000111101111000001011011ABCD圍繞0重心圈0格，阻塞1格。3.3.4組合電路實際設計中的幾個問題多輸出函數組合電路對應一種輸入組合，有一組（多個）函數輸出。常見多輸出函數組合電路有編碼器、譯碼器和全加器等。多輸出函數組合電路設計追求的目標是：總體電路最簡，而不是局部簡化。多輸出函數組合電路的設計以單輸出函數電路設計為基礎，考慮同一個邏輯門能為多個函數所公用，也就是利用公用項，以求總體電路所用門數最少，電路最簡單。1、多輸出函數的設計多輸出函數組合電路的設計舉例例：用與非門實現下列多輸出函數：F1（A,B,C）=∑m（0,2,3）F2（A,B,C）=∑m（3,6,7）F3（A,B,C）=∑m（3,4,5,6,7）各個函數分別化簡：C010001111011000100ABC010001111000010101ABC010001111000110111ABF1F2F3共需要7個門

多輸出函數組合電路的設計舉例C010001111011000100ABC010001111000010101ABC010001111000110111ABF1F2F3共需要6個門

多輸出函數組合電路的設計用卡諾圖分別對每個函數進行化簡，用箭頭連線表示出所有的公用圈。從相同的最小項開始，試著改變圈法，以求得更多的公用圈。改變圈法的原則：若改變圈法后總圈數減少（不同的圈圈數減少），則一定要改圈；若改圈后總圈數不變，則取大圈，以減少門的輸入端；若改圈后總圈數增加，則不改圈。單個變量的圈不用改變圈法。多輸出函數組合電路的設計例3.3.5例3.3.5用與非門實現下列多輸出函數：F1（A,B,C,D）=∑m（2,4,5,10,11,13）F2（A,B,C,D）=∑m（4,10,11,12,13）F3（A,B,C,D）=∑m（2,3,7,10,11,12）F4（A,B,C,D）=∑m(0,1,4,5,8,9,10,11,12,13）如果各個函數分別化簡，不考慮邏輯門的公用，需要14個門來實現電路。多輸出函數組合電路的設計例3.3.500011110000111100100010100101010ABCD00011110000111100101000100100010ABCD00011110000111100001000011101010ABCD00011110000111101111111100100010ABCDF1F2F3F4單個變量的圈無須改圈多輸出函數組合電路的設計例3.3.5需5個門需2個門需3個門需1個門共需要11個門，電路如教材P64圖3.3.16所示。以上是一種傳統(tǒng)的、以門為基本單元的設計方法，在實際中還需要結合所使用的器件靈活應用。2、采用SSI芯片時的設計設計條件：由芯片提供的門的個數和輸入端數是一定的。設計追求目標：使用的芯片數目最少。設計注意：必須考慮輸入端的數目，化簡時有所側重，并且須將函數表達式變換成與芯片種類相適應的形式。例3.3.6例3.3.6：試用74LS00實現下列函數：F（A,B,C,D）=∑m（2,3,6,7,8,9,10,11,12,13）00011110000111100011001111101110ABCD需三個二輸入與非門和一個三輸入與非門提公因子例3.3.6&&&&BCAF正好需要一片74LS003、指定門類型的設計如果設計限定必須使用某種類型的門電路，必須將函數表達式變換成與門電路類型相適應的形式。（1）與或表達式轉為與非與非表達式例3.3.7將變?yōu)樽詈喤c非與非形式。00011110000111100001001100110011ABCD將最簡與或表達式兩次求反，再使用摩根定理。兩次求反摩根定理化簡（2）或與表達式轉為或非或非表達式將最簡或與表達式兩次求反，再使用摩根定理。例3.3.8將變?yōu)樽詈喕蚍腔蚍切问?。求對偶化簡求對偶兩次求反摩根定理?）與或表達式轉為與或非表達式方法:1、做卡諾圖，用圈0的方法先求反函數的最簡與或表達式；2、對求反，直接得到函數F的與或非表達式。例3.3.9求的與或非表達式。C010001111010101011AB（4）與或表達式轉為或與表達式（5）與或表達式轉為或非或非表達式在卡諾圖上用圈0的方法即可得到最簡或與表達式方法:先將與或表達式變?yōu)榛蚺c式，再兩次求反，用摩根定理即可轉為或非或非表達式。例3.3.10例3.3.10設輸入不提供反變量，試用一片74LS00和一片74LS386（4個2輸入異或門）實現全減器。1010-00111被減數A減數B差D0011110110000011全減器：考慮低位借位的減法器。101例3.3.10例3.3.10全減器電路2個異或門4個與非門需1片74LS00和1片74LS3863.3.5組合電路設計實例例3.3.11用或非門設計一個8421BCD碼的四舍五入電路。00011110000111100010110101

ABCD半加器例3.3.12半加器、全加器的設計半加器：只考慮加數和被加數，不考慮低位進位的相加運算，即只實現兩個數的相加，求得和數及向高位進位的邏輯部件，稱為半加器。00101001半加器邏輯符號全加器用異或門及與或非門設計一位全加器1010+00111101被加數A加數B和S全加：考慮低位進位的加法1、列真值表2、化簡和變換得到輸出表達式。全加器有2個以上1，出1。奇數個1，出1。3、畫電路圖全加器全加器的邏輯符號四位二進制加法器C3S3S2S1S0=A3A2A1A0+B3B2B1B0例3.3.13用同或門、與非門和或非門設計一個兩位二進制數碼比較器。3.3.5組合電路設計實例文字描述真值表化簡變換邏輯電路圖1、分析題目的文字描述，作出真值表。四個變量二進制數A=A1A0

三個函數A>B:F1=1二進制數B=B1B0A=B:F2=1A<B:F3=1邏輯表達式例3.3.132、作卡諾圖，化簡函數。00011110000111100111001100000001A1A0B1B0=A1B1+（A1⊙B1）A0B0例3.3.1300011110000111100000100011101100A1A0B1B000011110000111101000010000010010A1A0B1B0F2=(A1⊙B1)(A0⊙B0)F3=A1B1+（A1⊙B1）A0B0F1=A1B1+（A1⊙B1）A0B0F2=F1+F3例3.3.13F3=A1B1+（A1⊙B1）A0B0F1=A1B1+（A1⊙B1）A0B0F2=(A1⊙B1)(A0⊙B0)F2=F1+F33、畫邏輯電路圖。需與非門、或非門和同或門例3.3.13F1=A1B1+（A1⊙B1）A0B0F2=(A1⊙B1)(A0⊙B0)F3=A1B1+（A1⊙B1）A0B0高位大者一定大，高位相同，低位大者較大。高、低位相等，兩數相等。高位小者一定小，高位相同，低位小者較小。根據上述規(guī)律，可以遞推得到多位數比較的表達式。F1(A>B)=A3B3+（A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0F2(A=B)

=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)例3.3.14例3.3.14：試用全加器及與非門設計一個一位8421BCD碼加法器。1、分析題目，作出真值表。

九個變量被加數：A8A4A2A1

五個函數和:Y8、Y4、Y2、Y1加數：B8B4B2B1向高位的進位：C來自低位的進位C08421BCD碼是用四位二進制數表示一位十進制數，前面曾經設計過四位二進制加法器，在本設計中是否可以利用一下已有的四位二進制加法器呢？例3.3.140100+001101110110+011111011000+1001100014+376+7138+917+011010011+011010111結果是BCD碼結果不是BCD碼結果不是BCD碼修正：對大于9的結果再加6問題轉變?yōu)榻o四位二進制加法器設計加6修正電路來實現8421BCD碼加法器，因此要找出加6修正的規(guī)律，列寫加6修正電路的真值表。結果是BCD碼結果是BCD碼例3.3.14

五個變量二進制加法器和：S8、S4、S2、S1

五個函數8421BCD碼和:Y8、Y4、Y2、Y1向高位的進位C二進制加法進位CbC=0時無需修正，C=1時加0110修正。例3.3.14Cb=1時，C=1，Cb=0時C=∑m（10，11，12，13，14，15）用C來控制0110的加入，實現對S8、S4、S2、S1的修正，得到Y8、Y4、Y2、Y1。2、化簡C的表達式。00011110000111100001000100110011S8S4S2S13、畫邏輯電路圖。一位8421BCD加法器邏輯電路圖四位二進制加法器C=1時加0110修正3.4組合邏輯電路的冒險理想情況電路中的連線和邏輯門都沒有延遲。電路的多個輸入信號發(fā)生變化時都是同時瞬間完成的。實際情況信號通過邏輯門需要響應時間。信號的變化需要一定的過渡時間。多個信號發(fā)生變化時有先后快慢的差異。冒險邏輯冒險功能冒險不同的冒險，產生的原因不同，消除冒險的方法也不相同。3.4組合邏輯電路的冒險在A從0變?yōu)?的過程中，F出現了毛刺。在組合電路中，若某一個輸入變量變化前后電路的輸出是相同的，而在輸入變量變化時可能出現瞬時的錯誤輸出，這種冒險稱為靜態(tài)邏輯冒險。一、邏輯冒險與消除方法毛刺1、邏輯冒險F=AB+BC輸入從111變?yōu)?01。tpd2>tpd1+tpd3沒有毛刺tpd2<tpd1+tpd3出現毛刺1、邏輯冒險由于邏輯門的傳輸時間具有一定的離散性，在實際中兩種情況都有可能出現，因此，電路存在邏輯冒險現象。邏輯冒險是由傳輸時延造成的12、邏輯冒險穩(wěn)態(tài)時輸出1，輸入變化瞬間輸出0的冒險，稱為偏1型冒險。穩(wěn)態(tài)時輸出0，輸入變化瞬間輸出1的冒險，稱為偏0型冒險。2、邏輯冒險的檢查與消除方法代數法卡諾圖法方法比較繁瑣，適用范圍廣，對兩級（含）以上電路都適用。注意：不能對函數進行化簡。方法簡單，只適用于兩級電路。（1）代數法找出同時以原變量和反變量的形式出現在函數表達式中的變量。消去式中其余變量而只留下被研究的變量，若得到下列兩種形式，則說明存在邏輯冒險現象。F=A+AF=A·A偏1型邏輯冒險偏0型邏輯冒險消去其余變量的方法：將這些變量適當取值（積項取1，和項取0）代入式中。代數法判斷邏輯冒險舉例B存在原變量和反變量。消去A、C，令A=C=1。存在偏1冒險（1）代數法對應于積之和式的兩級電路（包括與非門構成電路），只存在偏1型邏輯冒險。對應于和之積式的兩級電路（包括或非門構成電路），只存在偏0型邏輯冒險。假設存在偏0型冒險在X變化前后，F=0，則各個積項都為0，F1、F2、F3中含有0因子，說明所有的積項都不可能瞬間出1，與假設相矛盾，所以不可能存在偏0冒險。（1）代數法消除邏輯冒險的方法：加冗余項F=AB+BC=

AB+BC+AC冗余項不含B，A=C=1時，針對可能造成冒險的變量加冗余項不存在邏輯冒險代數法判斷邏輯冒險舉例例3.4.1：試判斷下面的函數是否存在邏輯冒險A、B、C、D均存在原反變量，各種情況都應考慮到。A變量：其反變量可以從第一或第二項得到，首先考慮從第一項出A的反變量，那么就要令B=C=1，D=0。存在偏1冒險加冗余項再考慮從第二項出A的反變量，那么就要令B=C=0，此時F的表達式中不會出現A的原變量，所以，不存在冒險。代數法判斷邏輯冒險舉例B變量：只可以從第三項得到B，令A=C=1，此時，F的表達式中不可能出現B的反變量，所以，不存在冒險。C變量：只可以從第二項得到C的反變量，令A=B=0，此時，F的表達式中不可能出現C，所以，不存在冒險。D變量：只可以從第四項得到D，令A=C=1，此時，F的表達式中不可能出現D的反變量，所以，不存在冒險。綜上所述，只有在輸入為B=C=1，D=0，而A變化時，存在偏1型冒險，因此只要加一個冗余項即可。（2）卡諾圖法F=AB+BCC010001111000100111AB輸入組合變化在一個合并圈內變化時，變化量不影響相應的合并項，只有變化是從一個圈到另一個圈時，變化量才會引起兩個合并項的變化，此時，才會產生冒險。在只有一個變量變化的情況下，冒險只能發(fā)生在兩個相鄰圈之間。卡諾圖判斷法：若卡諾圖上存在相切的合并圈，則存在邏輯冒險。合并圈與積項一一對應（2）卡諾圖法C010001111000100111AB兩個合并圈之間存在不被同一個合并圈包含的相鄰最小項的關系稱為相切。相切意味著變量會以原變量和反變量的形式存在。若相切的合并圈圈的是1，就是偏1型邏輯冒險；圈的是0，就是偏0型邏輯冒險；消除冒險的方法：加冗余圈AC例3.4.200011110000111101100100000111101ABCD從0110→1110存在邏輯冒險

加冗余圈合并圈與積項一一對應例3.4.2：試判斷下面的函數是否存在邏輯冒險函數的最簡不一定最佳,必要的冗余,反而可使電路工作增加可靠性?？ㄖZ圖法判斷邏輯冒險舉例例3-13：將下面的函數設計為無邏輯冒險的組合電路：00011110000111101000101111011100ABCD從0111→1111和0001→1001存在邏輯冒險

加冗余圈BCD增加兩個門，獲得電路的穩(wěn)定性。電路如舊教材P144圖3-29所示?？ㄖZ圖法判斷邏輯冒險舉例00011110000111101000101111011100ABCD例：用或非門將下面的函數設計為無邏輯冒險的電路：從0100→1100存在偏0型邏輯冒險。加冗余圈電路如舊教材P145圖3-30所示。多級電路的邏輯冒險問題多級電路邏輯冒險的判斷不能用卡諾圖法，只能用代數法，并且不能對函數式進行化簡。例：將下面的函數設計為無邏輯冒險的組合電路：四級門電路消去A、C、D，令A=C=0，D=1。偏0冒險加冗余項3.4.2功能冒險與消除方法在組合電路中，若有幾個輸入變量同時發(fā)生變化，且變化前后電路的輸出是相同的，而在輸入變量變化時可能出現瞬時錯誤輸出，這種冒險稱為靜態(tài)功能冒險。00011110000111100101011101001101ABCD如圖所示，當輸入從0111→1101時，變化前后輸出都是1，但A和C兩個變量不可能絕對地同時變化，總會有先后差別。若C先變，不會發(fā)生瞬時錯誤。若A先變，會發(fā)生瞬時錯誤。變量發(fā)生變化的先后是隨機的，因此存在冒險現象。瞬時輸出0是由電路的功能決定的1、功能冒險輸入從Ii變到Ij時產生功能冒險的條件：2、有P個（P≥2）變量同時發(fā)生變化；1、輸入變量變化前后函數值相同。即F（Ii

）=F（Ij

）；3、由P個變量組合所構成的2P個格，既有1又有0。例3-14：判斷下面卡諾圖所示邏輯函數，當輸入ABCD從0110→1100，1111→1010，0011→0100，1000→1101變化時，是否存在功能冒險。二、功能冒險與消除方法00011110000111100111111010000101ABCD0110→1100不存在冒險1111→1010存在冒險0011→0100存在冒險1000→1101不存在冒險A、C變化B、D變化B、C、D變化功能冒險是函數的邏輯功能決定的，不能在設計中消除。2、功能冒險的消除方法一：加選通脈沖，此法也適用于邏輯冒險。加選通脈沖出現時間與輸入信號變化的時間錯開，就可以抑制任何冒險脈沖的輸出。加選通脈沖后，輸出由電位信號變成了脈沖信號，有脈沖輸出時表示電路在這一拍輸出為1。毛刺毛刺2、功能冒險的消除選通脈沖加入的位置和極性的確定：與非門實現函數F=AB+CD正極性脈沖加在第二級2、功能冒險的消除或非門實現函數F=(A+B)(C+D)負極性脈沖加在第一級2、功能冒險的消除與或非門實現函數負極性脈沖加在一個與門上2、功能冒險的消除方法二：在對輸出波形邊沿要求不高的情況下，可以在輸出端接一個幾十到幾百皮法的濾波電容CL，濾除毛刺。在輸出端加小電容可以消除毛刺。但是輸出波形的前后沿將變壞,只適用于低速電路，在對波形要求較嚴格時，應再加整形電路。CL3.4.4冒險消除方法的比較加冗余項：只能消除邏輯冒險，而不能消除功能冒險，適用范圍有限。加取樣脈沖：對邏輯冒險及功能冒險都有效。目前大多數中規(guī)模集成模塊都設有使能端，可以將取樣信號作用于該端，待電路穩(wěn)定后才使輸出有效。加濾波電容：使輸出信號變壞，引起波形的上升、下降時間變長，不宜在中間級使用。3.4.4動態(tài)冒險在輸入變化前后電路的輸出不同，而在輸入信號變化瞬間，輸出不是變化一次而是變化三次或更高的奇數次，這種瞬間錯誤稱為動態(tài)冒險。既有靜態(tài)冒險，也有動態(tài)冒險。實際中，由于邏輯門延遲時間的慣性，動態(tài)冒險很少發(fā)生。存在動態(tài)冒險的電路也存在靜態(tài)冒險。消除了靜態(tài)冒險，動態(tài)冒險也自然消除。3.5常用的中規(guī)模組合電路與應用二、編碼器與優(yōu)先編碼器三、譯碼器六、奇偶校驗與可靠性編碼四、數據選擇器七、運算電路一、集成數碼比較器五、數據分配器3.5常用的中規(guī)模組合電路與應用中規(guī)模集成電路（MSI）和大規(guī)模集成電路（LSI）的通用性、兼容性和擴展功能較強，其名稱僅代表主要用途，不是全部用途。MSI和LSI封裝在一個標準化的外殼內，對內部電路的了解是次要的，主要關心的是外部功能，通過查器件手冊的引腳圖、邏輯符號、功能表，了解其邏輯功能。3.5常用的中規(guī)模組合電路與應用

利用MSI和LSI進行邏輯設計時，邏輯設計和組件類型的選擇有密切關系，因此必須熟悉這些組件的功能和使用方法。利用MSI和LSI進行邏輯設計時，以系統(tǒng)中芯片數目最少為技術和經濟的最佳指標。要求熟悉中規(guī)模組件的功能和使用方法（外部功能）。靈活使用中規(guī)模組件進行邏輯設計。難點3.5.1集成數碼比較器高位大者大，高位相等看低位；功能：能對兩個相同位數的二進制數進行比較。四位數碼比較器74LS85輸出，高電平有效。級聯(lián)輸入比較規(guī)律四位相等看級聯(lián)。S′E′G′輸入a3為高位輸入b3為高位比較器功能表集成數碼比較器的使用1、用74LS85實現四位二進制數的比較G′=S′=0，E′=11ABS′E′G′輸出集成數碼比較器的使用2、用74LS85實現五位二進制數的比較高四位接數據輸入端，最低位a0接G′，b0接S′。沒有相等輸出。相等時G′=S′=0或G′=S′=1。a4a3a2a1b4b3b2b1a0b0輸出八位比較器方法一：位擴展（串行聯(lián)接），用兩片或多片4位比較器，低位的輸出與高位的級聯(lián)輸入連接。注意：高低位的順序不能接錯。缺點：比較結果要經過兩個芯片的延遲。3、當比較的位數超過四位（五位）時可以將兩片或多片集成四位比較器拼接使用。高位低位24位串行比較器24位串行比較器串行聯(lián)接的缺點：級數越多，延遲越長，比較速度越慢?！敵鯾0b1b2b3a0a1a2a3(a<b)I(a>b)(a=b)I(P<Q)(P=Q)(P>Q)010a0a1a2a3b0b1b2b3ICOMPb0b1b2b3a0a1a2a3(a<b)I(a>b)(a=b)I(P<Q)(P=Q)(P>Q)a4a5a6a7b4b5b6b7ⅡCOMPb0b1b2b3a0a1a2a3(a<b)I(a>b)(a=b)I(P<Q)(P=Q)(P>Q)a20a21a22a23b20b21b22b23VICOMPA>BA<BA=B高位低位24位并行比較器延遲：只有兩級芯片的延遲。a23(a<b)(a>b)(a=b)(P<Q)(P=Q)(P>Q)b3a3VI…b0a0V(a>b)(a=b)(a<b)a3b3a2b2a1b1a0b0b23a22b22a21b21a20b20COMP(P<Q)(P=Q)(P>Q)a19b19COMPI(a>b)(a=b)(a<b)a3b3a2b2a1b1a0b0a3b3a2b2a1b1a0b0COMP(P<Q)(P=Q)(P>Q)

1Ⅱ~Ⅴ片接法相同A<BA>BA=B四位比較器五位比較器方法二：并行連接集成數碼比較器的應用例3.5.1用數碼比較器構成用8421BCD碼表示的一位十進制數的四舍五入電路。四舍五入：小于等于4時輸出為0，否則輸出為1。18421BCD碼輸入F3.5.2編碼器與優(yōu)先編碼器編碼：在數字系統(tǒng)中對所處理的信息或數據賦予二進制代碼的過程。編碼器：完成編碼工作的數字電路。m≤2nm-n編碼器┆┆m位輸入n位輸出1、普通二—十進制編碼器（C304）每個輸入端接收一個代表十進制數的信號，輸出為對應該十進制數的二進制編碼，8421BCD編碼器。缺點：任意一個時刻輸入線中只允許有一個輸入信號。2、優(yōu)先編碼器優(yōu)先編碼器允許幾個輸入端同時加上信號，電路只對其中優(yōu)先級別最高的信號進行編碼，對級別較低的輸入信號不予理睬。8線—3線優(yōu)先編碼器74148優(yōu)先級別依次為輸入輸入低電平有效控制（使能）輸入輸出選通輸出擴展輸出輸出為反碼2、優(yōu)先編碼器正常編碼禁止編碼擴展輸出端控制輸入使能輸出端YS在編碼狀態(tài)下，若無有效輸入信號，則YS=0。在編碼狀態(tài)下，且有有效輸入信號時編碼輸出為反碼在禁止編碼狀態(tài)和無有效輸入信號時編碼器的功能擴展用8-3線優(yōu)先編碼器74148擴展成16線-4線編碼器。11111111011111110111100111011是4（0100）的反碼。

全為1，則YS1=0，片II工作，片I的輸出全為1，F3=1，其余編碼結果由片II的輸入決定。編碼器的功能擴展

中只要有一個為0，則YS1=1，片II不工作，片II的輸出全為1，編碼結果由片I的輸入決定。0010是13（1101）的反碼。11110010110111111高位選通輸出與低位控制端連接實現優(yōu)先編碼。優(yōu)先級別依次為：優(yōu)先編碼器的應用例3.5.2用一片74148和外加門構成8421BCD碼編碼器。8421BCD碼編碼器需要10個輸入，4個輸出，必須利用74148的使能輸入端。A<8時，F3=0，編碼器正常工作。A=8或9時，F3=1，編碼器禁止編碼。1018421碼低三位01011001013.5.3譯碼器譯碼：編碼的逆操作，將每個代碼所代表的信息翻譯過來，還原成相應的輸出信息。n位輸入m位輸出m≤2n譯碼器m=2nm<2n二進制譯碼器二——十進制譯碼器數字顯示譯碼器全譯碼器1、二進制譯碼器二至四線譯碼器m0m1m2m3二進制譯碼器又稱為最小項譯碼器。輸出高電平有效，稱為高電平譯碼。輸出低電平有效，稱為低電平譯碼。Fi=mi集成三線至八線譯碼器3—8譯碼器(74LS138)輸出低電平有效輸入輸出選通選通控制端的作用：A、抑制冒險B、擴展譯碼器的輸入變量數集成三線至八線譯碼器只要SA=0，不管其它輸入如何，電路輸出均為1，電路處于禁止狀態(tài)。只要SB、

SC中有一個為0，不管其它輸入如何，電路也處于禁止狀態(tài)。只有SA=1，

，電路才處于譯碼工作狀態(tài)，有效的輸出與輸入的二進制碼相對應。當SA=1，時：110011111111禁止工作111101111111111譯碼器的級聯(lián)(4-16線譯碼器）兩片74LS138組成的4線－16線譯碼器高位D=0，片2被禁止，片1工作。D=1，片1被禁止，片2工作。1011禁止工作1111111100譯碼器的級聯(lián)同名數據端相連作為低位數據輸入端，高位數據從選通端輸入，保證每次只有一片工作，其余都被禁止。級聯(lián)方法根據輸出線數決定所需要的芯片數。例3.5.4用74LS138組成6線－64線譯碼器根據輸出線數需要8個芯片，但輸入線不夠，所以再加一片譯碼器對高三位譯碼，其8個輸出分別控制其余8片譯碼器的使能端，選擇其中的一片工作。譯碼器的級聯(lián)（6-64線譯碼器）1-8片的連接方法相同。0001110111111101111111111111110000101111111011111111111111110譯碼器的應用1、用作地址譯碼器或指令譯碼器。2、作數據分配器。1A2A1A0=000A2A1A0=001A2A1A0=111在相應的組合下輸入為地址代碼輸出為存儲單元的地址。D選中哪一路，輸入數據D就送到哪一路，其余路保持為1。譯碼器的應用3、用譯碼器加上門電路可以實現任意的邏輯函數。譯碼器的輸出與最小項（或最小項的非）相對應。例：用譯碼器和邏輯門實現函數F=∑m（0，3，4，7）。方法：低電平譯碼加與非門，高電平譯碼加或門。SA=1F=m0+m3+m4+m7正常工作狀態(tài)譯碼器的應用例：用譯碼器和邏輯門實現全加器。Si=∑m（1、2、4、7）Ci=∑m（3、5、6、7）用譯碼器和邏輯門實現邏輯函數，方法簡單，無須化簡，電路工作可靠。正常工作狀態(tài)2、二—十進制譯碼器C301BCD十進制譯碼器可以用作三八譯碼器高電平譯碼不用D=0時，f0~f7有一個輸出；D=1時，f0~f7全為0，禁止態(tài)，無有效信號輸出。使能端03、數字顯示譯碼器8421BCD碼常用的顯示器件有發(fā)光二極管、數碼管和液晶顯示器等111111110000000高電平亮低電平亮譯碼結果，可驅動相應的顯示器件顯示正確的數字。共陽極數碼管共陰極數碼管譯碼驅動電路74LS48D、C、B、A：BCD碼輸入信號。a～g：譯碼輸出，高電平有效。試燈信號滅零輸入信號熄滅信號/滅零輸出信號譯碼驅動電路74LS48試燈信號輸入七段全亮滅零輸入信號熄滅信號輸入七段全滅不顯示數字0滅零輸出信號數字顯示系統(tǒng)連接圖不顯示最高位和最低位的0，既顯示清晰，又減少功耗。003.1403.14000.0000.03.5.4數據選擇器數據選擇器：從多路輸入數據中選擇其中的某一路輸出，到底選擇哪一路，由當時的地址信號決定。多輸入一輸出選擇2位地址信號在n位地址信號的控制下，可以從m≤2n路輸入信號中選擇一路輸出。數據選擇器又稱為多路選擇器，簡稱MUX。1、基本功能8選1數據選擇器74LS151使能地址輸入數據輸入互補輸出8選1數據選擇器74LS151Y=0，禁止狀態(tài)。工作狀態(tài)ST=0時，Y=0。ST=1時，A2A1A0=000A2A1A0=111雙4選1數據選擇器74LS153使能端輸出端數據輸入公用地址輸入雙4選1數據選擇器74LS153Y=0，禁止狀態(tài)。工作狀態(tài)2、功能擴展例：試用雙四選一數據選擇器構成八選一選擇器。（1）用一片雙四選一數據選擇器，實現八個輸入端。（2）用使能端形成高位地址，實現三位地址。A2或門0禁止工作D3~D0之一1工作禁止D7~D4之一00A2A1A0=011Y=D3A2A1A0=111Y=D716選１數據選擇器第一級分為四組，實現16選4第二級控制選擇第一級中的一個，實現４選１。00110D1D5D9D13D9A3A2A1A0=1001Y=D91001A3A2A1A0=0110D2D6D10D14D6Y=D664選1數據選擇器D0┆

D7D56┆

D63A2A1A0A5A4A3F189A=001000001000D0D8D56D82、數據選擇器的應用（1）并—串轉換電路將并行輸入的數據轉換成按時間前后排列成一串的串行信號輸出。并行數據輸入02、數據選擇器的應用（2）實現邏輯函數數據選擇器正常工作時的輸出表達式為：mi為地址變量組合所對應的最小項。Di相當于最小項表達式中的系數。Di=1，則與之對應的最小項被列入函數式中，Di=0，則函數式將不包含與之對應的最小項。將函數的輸入變量加在數據選擇器的地址輸入端上，在數據輸入端加上適當的0、1值就可以實現組合邏輯函數。用數據選擇器實現函數例：用８選１數據選擇器實現三變量的奇檢驗電路。ＣＢＡ１Ｆ變量數＝地址端數時，根據函數的最小項表達式確定Ｄi的值。注意：使能端和變量高低位的接法。用數據選擇器實現函數若變量數<地址端數，則使用低位地址端和低位數據端，不用的地址端和數據端接地。例：用８選１數據選擇器實現異或和同或邏輯。ＢＡ１Ｆ1Ｆ2用數據選擇器實現函數若變量數>地址端數，則多出來的變量要從數據端輸入，因此數據輸入Di將不再是簡單的0或1，而是多出來的變量的函數。例：用４選１數據選擇器實現三變量的奇檢驗電路。選ＡＢ作地址對比數據選擇器的輸出函數表達式用數據選擇器實現函數ＢＡＣＦ當Ｄi的函數較復雜時，可以用卡諾圖法進行設計。C01000111100

１10

１

００1AB根據地址變量的組合將原卡諾圖畫分為４個子卡諾圖，在子卡諾圖中劃合并圈。又叫降維卡諾圖m０m１m３m２Ｄ２Ｄ０Ｄ１Ｄ３用數據選擇器實現函數選擇地址變量的方法１、選函數中出現次數最多的變量。２、先假設一種選法，在卡諾圖上看一下子卡諾圖的情況再決定。例：用４選１數據選擇器實現下面的函數：Ａ出現１次，Ｂ出現３次，Ｃ出現４次，Ｄ出現３次。地址變量可以選ＢＣ或ＣＤ。下面來比較地址變量選擇ＡＢ和ＢＣ的設計結果。用數據選擇器實現函數選擇ＡＢ作地址變量0001111000011110０１０１１０1０００１１１０１１ABCDＤ２Ｄ０Ｄ１Ｄ３３個與非門２個與非門電路如舊教材P177圖3-58所示共需要５個與非門畫卡諾圖劃分子卡諾圖在子卡諾圖中畫合并圈寫Ｄi的表達式畫邏輯電路圖0001111000011110０１０１１０1０００１１１０１１ABCD用數據選擇器實現函數選擇ＢＣ作地址變量Ｄ２Ｄ０Ｄ１Ｄ３ＣＢＤＦＡ只需一個與非門選擇合適的地址變量，得到最簡單經濟的設計方案。3.5.5數據分配器數據分配器是一路輸入多路輸出的邏輯部件，到底從哪一路輸出，由當時的地址控制信號決定。一輸入多輸出分配２位地址雙１線至４線數據分配器74LS155數據分配器的功能擴展可以利用使能端進行擴展。輸出DA2禁止工作A0A1001D111工作禁止D1線至8線數據分配器數據分配器的應用數據分配器的數據端接地就成為譯碼器。譯碼器數據分配器使能端作D數據端接地1、作譯碼器00002、多路數據傳輸發(fā)送端，并—串接收端，串—并000D0D0011D3D3111D7D7收發(fā)兩端的地址必須嚴格同步3.5.6奇偶校驗與可靠性編碼在數碼的傳送和存儲過程中，由于存在干擾，數碼可能發(fā)生差錯。發(fā)現這些錯誤并將它們進行糾正，這就是糾錯技術。1、奇偶校驗碼2、漢明碼1、奇偶校驗碼奇偶校驗碼=原信息碼+校驗位監(jiān)督碼元奇偶校驗碼奇校驗碼：碼字（包含監(jiān)督碼元）中1的個數為奇數。若原信息碼中的1的個數為奇數，則校驗位為0，否則為1。偶校驗碼：碼字（包含監(jiān)督碼元）中1的個數為偶數。若原信息碼中的1的個數為偶數，則校驗位為0，否則為1。8421奇偶校驗碼奇偶校驗器74LS280異或門的功能：奇數個1的連續(xù)異或運算其結果為1；

偶數個1的連續(xù)異或運算其結果為0。I0~I8中有奇數個1，則FOD=1，FEV=0。I0~I8中有偶數個1，則FOD=0，FEV=1。具有奇偶校驗的數據傳輸發(fā)送端發(fā)送奇校驗碼，接收端對接收到的碼組進行奇校驗，若FEV=0則傳輸正確，反之則傳輸錯誤。8位信息碼奇偶校驗的缺點1、只能檢測出1位錯，不能檢測兩位同時出錯的情況。2、只能檢測出有1位錯，但不能確定是哪一位的錯，因此不能糾錯。兩位同時出錯的概率很小。2、漢明碼漢明碼是多重的奇偶校驗碼，是一種既具有檢錯功能，又具有糾錯功能的可靠性編碼。漢明碼有很多種，以8421漢明碼為例來說明漢明碼的編碼和檢錯糾錯原理。8421漢明碼=四位8421信息碼+三位校驗位七位I1~I4P1~P3校驗位的位置在2i（i=0、1、2）碼位上，即在第1、2、4位。2、漢明碼漢明碼的位序7654321P3P2P1I1I3I2I4校驗位的編碼方法：分組進行奇偶校驗。I4I4I4I3I3I2I2P3I1I1P2P1在位序號所對應的二進制碼為1的位置填寫位序號對應的碼元。2、漢明碼I4I4I4I3I3I2I2P3I1I1P2P18421漢明碼漢明碼的校驗若S3S2S1=000，則傳輸正確。I4I3I2P3

I1P2P12、漢明碼若傳輸中有一位出現錯誤，就由S3S2S1所構成的二進制數指出錯誤位的序號。I4I4I4I3I3I2I2P3I1I1P2P1S3S2S1=001P1錯S3S2S1=010P2錯S3S2S1=011I1錯S3S2S1=111I4錯……