微波頻率合成技術(shù)中

為大多數(shù)先進(jìn)的微波系統(tǒng)采用各種跳頻通訊設(shè)備雷達(dá)探測系統(tǒng)電子對抗系統(tǒng)測試儀器

…….直接數(shù)字頻率合成技術(shù)——DDS第一頁，共三十三頁，2022年，8月28日

1971年，J.Tierney和C.M.Tader等人首先提出了DDS概念。隨著DDS技術(shù)和VLSI的不斷發(fā)展，DDS式頻綜的單片化在九十年代就已完成由于DDS芯片性能日趨完善，需求量激增，促成了許多DDS芯片生產(chǎn)廠家的出現(xiàn)：如美國的Sciteq、AnalogDevice、Qualcomm、StandfordTelecom、Harris及Synegy公司，法國的Omerga和Dassult公司等DDS技術(shù)發(fā)展現(xiàn)狀第二頁，共三十三頁，2022年，8月28日相位累加器在A位頻率控制字FCW的控制下，以參考時鐘頻率fc為采樣率，產(chǎn)生待合成信號的數(shù)字線性相位序列，將其高P位作為地址碼通過正弦查詢表ROM變換，產(chǎn)生S位對應(yīng)信號波形的數(shù)字序列s(n)，再由數(shù)模轉(zhuǎn)換器DAC將其轉(zhuǎn)化為階梯模擬電壓波形s(t)，最后由具有內(nèi)插作用的低通濾波器LPF將其平滑為連續(xù)的正弦波形作為輸出相位累加器-正弦查詢表-數(shù)模轉(zhuǎn)換器-低通濾波器DDS工作原理第三頁，共三十三頁，2022年，8月28日需要的輸出頻點(diǎn)DDS輸出頻譜第四頁，共三十三頁，2022年，8月28日瞬時相位(t)和時間t成對應(yīng)的關(guān)系，DDS就是利用這樣的對應(yīng)關(guān)系來實(shí)現(xiàn)頻率合成的控制就可以控制不同的頻率輸出，而由頻率控制字FCW決定為一個采樣間隔t之間的相位增量設(shè)合成信號為：S(t)=cos(t)，其中，(t)=2ftDDS工作原理分析第五頁，共三十三頁，2022年，8月28日數(shù)字相位輪盤——DigitalPhaseWheelA越大，相位增量越小，頻率分辨率越高fc越大，取樣時間增量越小，輸出頻率越高第六頁，共三十三頁，2022年，8月28日頻率分辨率極高：由FCW=1可得分辨率Δf=fc/2A，A達(dá)到48位(AD9852)，使得分辨率極高(微Hz級)頻率捷變很快：FCW的傳輸時間及以LPF為主的器件響應(yīng)時間很短，使得高速DDS系統(tǒng)的頻率切換時間可達(dá)ns級變頻相位連續(xù)：FCW的改變實(shí)質(zhì)是改變相位增長率，而相位本身保持不變，使得系統(tǒng)有良好的相參性易于控制、集成和實(shí)現(xiàn)功能擴(kuò)展：改變ROM中存儲的數(shù)據(jù)，可以實(shí)現(xiàn)任意波形輸出雜波抑制差：DDS全數(shù)字結(jié)構(gòu)帶來了許多優(yōu)點(diǎn)，但正是由于這種結(jié)構(gòu)以及尋址ROM時采用相位截?cái)唷AC位數(shù)有限決定了DDS雜波抑制差的主要缺點(diǎn)輸出頻率低：受器件速度(特別是DAC)的限制，使得工作時鐘頻率fc較低(AD9858:1GHz)輸出相對帶寬很寬：0～40%fc(Nyquist帶寬限制了DDS的輸出上限)DDS的特點(diǎn)第七頁，共三十三頁，2022年，8月28日DDS的Nyquist帶寬例如：fc＝100MHz、fo＝22.8MHz時的輸出頻譜。只有在nfc±fo的地方產(chǎn)生了離散輸出譜線，如果增大fo，那么一階鏡頻fc-fo將會朝著基頻的方向逐漸靠攏；當(dāng)fo=0.5fc時，二者重合；如果再繼續(xù)增大基頻將會導(dǎo)致一階鏡頻落在Nyquist帶寬內(nèi)，無法恢復(fù)所需的頻率。一般將DDS的輸出頻率限制在0~0.4fc內(nèi)，使一階鏡頻盡量遠(yuǎn)離輸出基頻并且不要落在Nyquist通帶內(nèi)，這樣可以降低輸出濾波器的設(shè)計(jì)難度。第八頁，共三十三頁，2022年，8月28日

DDS不但可以用來在雷達(dá)領(lǐng)域?qū)崿F(xiàn)多點(diǎn)或線性調(diào)頻頻率源，還可以用在數(shù)字調(diào)制方面實(shí)現(xiàn)FSK、QPSK、8PSK等的調(diào)制，在擴(kuò)頻通信方面實(shí)現(xiàn)CDMA/FH工作方式及任意規(guī)律的跳頻模式等。如:

AD公司的AD9852、AD9854、AD9858可實(shí)現(xiàn)線性調(diào)頻、正交輸出及各種調(diào)制

還有以DDS為核心的QPSK調(diào)制器AD9853，數(shù)字上變頻器AD9856和AD9857

并且AD公司的DDS芯片全都內(nèi)置DAC，稱為Complete-DDS。DDS技術(shù)的用途第九頁，共三十三頁，2022年，8月28日常見的DDS芯片實(shí)物AD9850fc=125MHzA=32bitsAD9852fc=300MHzA=48bitsf=1uHzAD9858fc=1GHzA=32bitsf=0.23Hz第十頁，共三十三頁，2022年，8月28日DDS器件設(shè)計(jì)工程師解決的問題提高DDS輸出頻率——提高時鐘頻率

AD9858時鐘頻率1GHz，輸出上限頻率400MHz降低輸出雜散應(yīng)用DDS器件的工程師需做的工作擴(kuò)頻——提高DDS輸出頻率和工作帶寬抑制雜散DDS需要解決的問題第十一頁，共三十三頁，2022年，8月28日DDS本身的工作頻率上限較低，無法滿足工程應(yīng)用。因此常結(jié)合其它手段擴(kuò)展頻率，如，倍頻、鎖相、上變頻等直接倍頻：面臨的最大問題是雜散的惡化（按20lgN）；在寬帶倍頻中（DDS的相對帶寬很寬），還可能遇到其它次諧波落入工作帶內(nèi)，引起信號干擾結(jié)合鎖相（PLL）：DDS僅提供PLL的參考信號，利用PPL的跟蹤環(huán)路濾波作用可大大抑制近邊帶雜散，同時實(shí)現(xiàn)鎖相倍頻，但跳頻過渡時間變長利用上變頻：可將DDS的輸出頻率搬移到更高的微波頻段。往往先將DDS的輸出頻率結(jié)合PLL倍頻到微波頻段后才行，否則，無法提取純凈的上倍頻信號DDS面臨的主要問題及應(yīng)對措施第十二頁，共三十三頁，2022年，8月28日工作頻率：60±15MHz相噪：-124dBc/Hz@1kHz(在52.5MHz)雜散抑制：>60dBc頻率捷變速度：<200nsAD9852DDS芯片應(yīng)用實(shí)例第十三頁，共三十三頁，2022年，8月28日實(shí)現(xiàn)DDS的高分辨率和PLL的高輸出頻率優(yōu)勢互補(bǔ)是目前微波頻綜的重要技術(shù)方案之一面臨的問題主要是由于PLL的引入，將使頻綜的跳頻時間建立過程加長，需仔細(xì)設(shè)計(jì)環(huán)路帶寬DDS＋PLL技術(shù)實(shí)現(xiàn)擴(kuò)頻第十四頁，共三十三頁，2022年，8月28日DDS采用AD9850芯片PLL采用Q3236芯片時鐘頻率：120MHz工作頻率：516～580MHz跳頻時間：<4ms雜散抑制：>60dBc相噪：<-105dBc/Hz@10kHzDDS＋PLL應(yīng)用實(shí)例——DDS輸出作為PLL的參考頻率第十五頁，共三十三頁，2022年，8月28日DDS提供一定帶寬(DfD)的頻率輸出(fD)，由第一個上變頻本振將頻率抬高(

f1=fLO+fD)；再經(jīng)過PLL本振(fPLL)將頻率搬移到微波頻段(fo=f1+

fPLL)。PLL本振源的頻率可通過微機(jī)控制分頻比，實(shí)現(xiàn)N個DfD步進(jìn)頻率點(diǎn)，因此，整個微波輸出頻率帶寬為：Dfo=NDfD——實(shí)際帶寬為N倍的DDS工作帶寬DDS提供頻率精調(diào)；PLL提供頻率粗調(diào)DDS＋PLL技術(shù)的擴(kuò)頻方案缺點(diǎn)：PLL切換時，速度減慢第十六頁，共三十三頁，2022年，8月28日DDS＋PLL技術(shù)的擴(kuò)頻實(shí)例方案：DDS差分輸出＋多PLL＋開關(guān)切換＋差分調(diào)制以增加電路復(fù)雜性克服PLL切換速度慢的缺點(diǎn)第十七頁，共三十三頁，2022年，8月28日差分調(diào)制器可以實(shí)現(xiàn)上變頻差分調(diào)制器對中頻信號與本振信號有抑制作用DDS＋PLL技術(shù)的擴(kuò)頻實(shí)例差分調(diào)制器特點(diǎn)和頻分量差頻分量第十八頁，共三十三頁，2022年，8月28日混頻鎖相實(shí)現(xiàn)低相噪本振DDS＋PLL技術(shù)的擴(kuò)頻實(shí)例低相噪PLL技術(shù)第十九頁，共三十三頁，2022年，8月28日DDS＋PLL技術(shù)的擴(kuò)頻實(shí)例低相噪PLL頻譜與直接PLL對比理論值：-115dBc/Hz@10kHz（在20MHz鑒相頻率）測試值：-128dBc/Hz@10kHz第二十頁，共三十三頁，2022年，8月28日

DDS＋PLL技術(shù)的擴(kuò)頻實(shí)例低雜散DDS頻譜雜散及相噪雜散：-80dBc相噪：-142dBc/Hz@10kHz第二十一頁，共三十三頁，2022年，8月28日

DDS＋PLL技術(shù)的擴(kuò)頻實(shí)例最終輸出跳頻頻譜-126dBc/Hz@10kHz第二十二頁，共三十三頁，2022年，8月28日DS＋DDS＋PLL的微波頻綜方案工程設(shè)計(jì)實(shí)例第二十三頁，共三十三頁，2022年，8月28日輸入?yún)⒖碱l率：120MHz，-160dBc/Hz@10kHz四路輸出頻率：①11.677~11.741GHz，步進(jìn)0.5MHz

②11.317~11.381GHz，步進(jìn)0.5MHz③2.82GHz（點(diǎn)頻）

④60MHz（點(diǎn)頻）跳頻時間：<5ms相位噪聲：①和②

-110dBc/Hz@10kHz③和④-90dBc/Hz@10kHz雜散抑制度：-73dBc技術(shù)要求第二十四頁，共三十三頁，2022年，8月28日120MHz晶振的相噪為-160dBc/Hz@10kHz。理論上，晶振相噪折算到11GHz的相噪為-121dBc/Hz@10kHz，惡化20lg(11GHz/120MHz)＝39dB。有11dB的富裕量，晶振能滿足系統(tǒng)要求實(shí)際上，由于PLL鑒相器（AD4106）的噪聲基底一般在-219dBc/Hz，取鑒相頻率為20MHz時，噪聲惡化為10lg(20×106Hz)+20lg(11×109/20×106)=128dBc/Hz,對應(yīng)的相噪基底則為-219＋128＝-91dBc/Hz，遠(yuǎn)遠(yuǎn)不能滿足－110dBc/Hz@10kHz的技術(shù)要求結(jié)論：不能直接在11GHz上采用PLL方案！相噪分析第二十五頁，共三十三頁，2022年，8月28日低相噪的解決方案為了得到11GHz以上的兩路輸出，必須采用極低相噪的微波高頻本振（點(diǎn)頻）與具有64MHz帶寬的微波低相噪低頻信號進(jìn)行上變頻，微波低頻信號相噪應(yīng)達(dá)到-115dBc/Hz@10kHz。微波高頻本振由晶振倍頻實(shí)現(xiàn)（相噪理論值-122dBc/Hz@10kHz)第二十六頁，共三十三頁，2022年，8月28日如何實(shí)現(xiàn)低相噪的微波中頻信號？結(jié)論：微波低頻信號不能單獨(dú)以PLL方案實(shí)現(xiàn)！由于微波低頻需要64MHz帶寬，步進(jìn)頻率0.5MHz,獨(dú)立采用PLL技術(shù)，將會出現(xiàn)如下問題：0.5MHz的步進(jìn)頻率要求鑒相頻率必等于0.5MHz，在2.141GHz附近的噪聲惡化為10lg(0.5×106Hz)+20lg(2141×106/0.5×106)=130dBc/Hz，對應(yīng)的相噪基底則為-219＋130＝-89dBc/Hz，達(dá)不到要求！第二十七頁，共三十三頁，2022年，8月28日DDS只能實(shí)現(xiàn)更低微波頻率的低相噪信號，但是雜散大，尤其是寬帶工作（約為-50～-70dBc）。盡管窄帶工作的雜散可以大大降低（約為－70～－80dBc），但必須倍頻提升工作頻率和帶寬，原有的雜散將按20lgN惡化，遠(yuǎn)遠(yuǎn)達(dá)不到要求！結(jié)論：微波低頻信號不能單獨(dú)以DDS+倍頻方案實(shí)現(xiàn)！如果采用DDS？如何實(shí)現(xiàn)低相噪的微波中頻信號？第二十八頁，共三十三頁，2022年，8月28日由DDS實(shí)現(xiàn)更低微波頻率的窄帶低相噪信號，利用PLL鎖相倍頻特性獲得64MHz帶寬的跳頻信號采用DDS＋PLL＋上變頻提升頻率和展寬帶寬好處：PLL可以抑制DDS在環(huán)路帶寬外的雜散低相噪微波中頻信號的解決方案第二十九頁，共三十三頁，2022年，8月28日對于2.82GHz頻點(diǎn)，同樣取鑒相頻率為20MHz時，噪聲惡化為10lg(20×106Hz)+20lg(2.82×109/20×106)=116dBc/Hz,對應(yīng)的相噪基底則為-219＋116＝-103dBc/Hz，滿足-90dBc/Hz@10kHz的技術(shù)要求對于60MHz頻點(diǎn)，可直接采用分頻技術(shù)或PLL技術(shù)實(shí)現(xiàn)其它頻點(diǎn)的解決方案第三十頁，共三十三頁，2022年，8月