序列檢測(cè)器實(shí)驗(yàn)報(bào)告

序列檢測(cè)器設(shè)計(jì)實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)一個(gè)1110010序列檢測(cè)器，即檢測(cè)器檢測(cè)到序列1110010時(shí)，輸出為1,否則輸出為0。輸入信號(hào):一個(gè)時(shí)鐘輸入信號(hào)elk；一個(gè)輸入端x以輸入序列來檢測(cè)；一個(gè)輸入y用來選擇是檢測(cè)序列1110010或是檢測(cè)自己輸入的序列；一個(gè)輸入k(7..0)用來輸入想要檢測(cè)器檢測(cè)的序列；輸出信號(hào)：一個(gè)7位輸出信號(hào)q,用來輸出正在檢測(cè)的7位序列；一個(gè)1位輸出信號(hào)unlk，當(dāng)被檢測(cè)序列符合時(shí)，輸出unlk為1否則為0；中間信號(hào)：再定義兩個(gè)7位的中間信號(hào)a和combination；執(zhí)行操作：在上升的時(shí)鐘沿時(shí)候，將從x輸入的序列賦給7位a，在y等于1的情況下，令中間信號(hào)combination為1110010，否則，在y等于0的情況下，令中間信號(hào)combination為從k輸入的七位長(zhǎng)序列。最后把a(bǔ)的值賦給q，如果a與combination輸出unlk等于1否則等于0。(1)序列檢測(cè)器語言設(shè)計(jì)：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.allUSEIEEE.STD_LOGIC_ARITH.ALL;entityxulie2isport(clk,x:instd_logic;y:instd_logic;k:instd_logic_vector(7downto1);unlk:outstd_logic;q:outstd_logic_vector(7downto1));endxulie2;architectureartofxulie2issignala:std_logic_vector(7downto1);signalcombination:std_logic_vector(7downto1);beginprocess(clk)beginifclk'eventandclk='1'thena<=a(6downto1)&x;ify='1'thencombination<="1110010";elsecombination<=k;endif;endif;q<=a;endprocess;unlk<=Twhen(a=combination)else'0';endart;序列檢測(cè)器波形圖：110I■^clk0nn蜀k-0000000)?{0000001-X 0000010unlk1II」 Lq[7-1]-0000000X0000001)(0000011)(0000111)(0001110X0011100X0111001K1110010)(1100100X1001000)(0010000)(0100000X1000000X0000000X0000001X0000010X0000100其中ENDTIME=10.0usGRIDSIZE=100.0ns波形圖分析：如圖，選擇輸入端y輸入為1時(shí)，q對(duì)應(yīng)著輸出從x輸入的7位序列，如果從x輸入的待檢測(cè)的7位序列為1110010時(shí)，unlk為1，否則為0，當(dāng)選擇輸入端y輸入為0時(shí)，q依舊對(duì)應(yīng)著輸出從x輸入的待檢測(cè)的當(dāng)前7為序列，但是只有當(dāng)從x輸入的7為序列與從k輸入的7位序列一致時(shí)，輸出端unlk才為1,否則為0。（2）掃描器與七段譯碼器一起的設(shè)計(jì)方案為實(shí)現(xiàn)輸出值在七段譯碼器上顯示，需要有一個(gè)掃描器依次循環(huán)輸出，為使設(shè)計(jì)更簡(jiǎn)單可以將掃描器和七段譯碼器設(shè)計(jì)在一起，并一起打包。輸入信號(hào)：一個(gè)掃描時(shí)鐘輸入信號(hào)elk；一個(gè)輸入信號(hào)b；一個(gè)7位輸入信號(hào)e；輸出信號(hào)：一個(gè)7位輸出信號(hào)q；一個(gè)7位輸出信號(hào)ai；中間信號(hào)：一個(gè)8位掃描信號(hào)a;具體設(shè)計(jì)：為實(shí)現(xiàn)器件所要求功能，在上升的時(shí)鐘沿下，當(dāng)掃描信號(hào)在第一位時(shí)，將從e輸入的第一位賦給q,并判斷其值，若為0則使接到七段譯碼器的顯示0否則為1的時(shí)候顯示1。同樣一直跳轉(zhuǎn)，同樣賦值，至最后一位，如果從序列輸出端接入的輸入b（序列檢測(cè)器中unlk）為1時(shí)，令最后一根七段譯碼器顯示1，否則，b為0時(shí)，最后一個(gè)七段譯碼器顯示0。至掃描信號(hào)跳過最后一個(gè)七段譯碼器至其他情況時(shí)，返回至第一個(gè)七段譯碼器，重新循環(huán)掃描。實(shí)現(xiàn)掃描器和七段譯碼器的語言（VHD）：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.allentitySCA2isport(clk:instd_logic;Q:bufferstd_logic_vector(7downto1);b:instd_logic;c:instd_logic_vector(7downto1);a:bufferstd_logic_vector(7downto0);AI:outstd_logic_vector(6downto0));endentity;architecturebhvofSCA2isbeginprocess(clk)beginif(clk'eventandclk=T)thencaseaiswhen"00000001"=>a<="00000010";IFc(7)='0'THENq(l)<='0';AI<="1111110";ELSEq(l)<=T;AI<="0110000";ENDIF;when"00000010"=>a<="00000100";IFc(6)='0'THENq(2)<='0';AI<="1111110";ELSEq(2)<=T;AI<="0110000";ENDIF;when"00000100"=>a<="00001000";IFc(5)='0'THENq(3)<='0';AI<="1111110";ELSEq(3)<=T;AI<="0110000";ENDIF;when"00001000"=>a<="00010000";IFc(4)='0'THENq(4)<='0';AI<="1111110";ELSEq(4)<=T;AI<="0110000";ENDIF;when"00010000"=>a<="00100000";IFc(3)='0'THENq(5)<='0';AI<="1111110";ELSEq(5)<=T;AI<="0110000";ENDIF;when"00100000"=>a<="01000000";IFc(2)='0'THENq(6)<='0';AI<="1111110";ELSEq(6)<=T;AI<="0110000";ENDIF;when"01000000"=>a<="10000000";IFc(1)='0'THENq(7)<='0';AI<="1111110";ELSEq(7)<=T;AI<="0110000";ENDIF;when"10000000"=>a<="00000001";IF b='0'THENAI<="1111110";ELSEAI<="0110000";ENDIF;whenothers=>a<="00000001";endcase;endif;endprocess;endbhv;波形圖:4Name:elkvalue: 1? 0￡..￡.UO，C0」 L 丨 丨 I 」 Lib0_l L J LWQ-oooooooX0000001X0000011X 0001011 X1001011f 1001010X1000010X1010010X1110010J 0110010 X0110000a--Xoooq0ooiX-X00000100X00001000X00010000X00100000X01000000X10000000X00000001X00000010X00000100XXoooiooooXooioooooXoiooooooXioooooooXoooooooiXooooooioXoooooioofAl--EmilioX0110000 X111111°X011000°X 1111110 X0110000X1111110 X011000°X1111110X0110000X 1111110其中ENDTIME=100.0usGRIDSIZE=100.0ns波形圖分析：如圖在在每一個(gè)上升時(shí)鐘沿，掃描信號(hào)對(duì)應(yīng)著進(jìn)行循環(huán)掃描，并且輸出q與輸入的c值一樣，其中ai對(duì)應(yīng)著輸出每一位相應(yīng)的c輸入，顯示為0或是1,而當(dāng)跳轉(zhuǎn)到最后一個(gè)七段譯碼器時(shí)，若是b為1則顯示1,否則顯示0,分析可知，當(dāng)掃描頻率足夠大時(shí)，肉眼無法分辨哪個(gè)七段譯碼器在亮，結(jié)果是八位七段譯碼器都在亮。實(shí)驗(yàn)實(shí)現(xiàn)最后電路：把實(shí)驗(yàn)電路下載至試驗(yàn)箱驗(yàn)證：管腳鎖定：CLK1:122 CLK2:125y:73x:86a,b,c,d,e,f,g對(duì)應(yīng)著接51，....43,f[7..0]接96,97,98,99,100,101,102,8輸出h[6..0]對(duì)應(yīng)著輸出顯示燈對(duì)應(yīng)著接輸出顯示燈 輸入