微細(xì)加工課件

微細(xì)加工課件第一頁(yè)，共五十七頁(yè)，2022年，8月28日教材：《微電子制造科學(xué)原理與工程技術(shù)》，StephenA.Campbell，電子工業(yè)出版社主要參考書：《微細(xì)加工技術(shù)》，蔣欣榮，電子工業(yè)出版社

VLSITechnology,S.M.Sze《半導(dǎo)體制造技術(shù)》，MichaelQuirk,JulianSerda，電子工業(yè)出版社第二頁(yè)，共五十七頁(yè)，2022年，8月28日微細(xì)加工技術(shù)的涉及面極廣，具有

“大科學(xué)”

的性質(zhì)，其發(fā)展將依賴于基礎(chǔ)材料、器件物理、工藝原理、精密光學(xué)、電子光學(xué)、離子光學(xué)、化學(xué)、計(jì)算機(jī)技術(shù)、超凈和超純技術(shù)、真空技術(shù)、自動(dòng)控制、精密機(jī)械、冶金化工等方面的成果。微細(xì)加工技術(shù)的應(yīng)用十分廣泛，主要應(yīng)用于微電子器件、集成電路以及微機(jī)電系統(tǒng)（MEMS）的制造。加工尺度：亞毫米~納米量級(jí)。加工單位：微米~原子或分子線度量級(jí)（10–10m）。

1.1主要內(nèi)容第1章引論第三頁(yè)，共五十七頁(yè)，2022年，8月28日第一臺(tái)通用電子計(jì)算機(jī)：ENIAC（ElectronicNumericalIntegratorandCalculator）1946年2月14日MooreSchool，Univ.ofPennsylvania19,000個(gè)真空管組成大?。洪L(zhǎng)24m，寬6m，高2.5m速度：5000次/sec；重量：50噸；功率：140KW；平均無(wú)故障運(yùn)行時(shí)間：7min1.2微細(xì)加工技術(shù)在集成電路發(fā)展中的作用

一、半導(dǎo)體產(chǎn)業(yè)發(fā)展歷程第四頁(yè)，共五十七頁(yè)，2022年，8月28日1947年12月23日第一個(gè)晶體管，NPNGe晶體管。W.Schokley，J.Bardeen，W.Brattain晶體管的剖面圖獲得1956年Nobel物理獎(jiǎng)晶體管的剖面圖特點(diǎn)：體積小，無(wú)真空，可靠，重量輕等。第五頁(yè)，共五十七頁(yè)，2022年，8月28日肖克萊(WilliamShockley)巴丁(JohnBardeen)布拉頓(WalterBrattain)第六頁(yè)，共五十七頁(yè)，2022年，8月28日1958年第一塊集成電路：TI公司的Kilby，12個(gè)器件（兩個(gè)晶體管、兩個(gè)電容和八個(gè)電阻），Ge晶片獲得2000年Nobel物理獎(jiǎng)Ti公司JackKilby（杰克.基爾比）第七頁(yè)，共五十七頁(yè)，2022年，8月28日RobertNoyce(羅伯特.諾依斯)1959年美國(guó)仙童/飛兆公司（FairchildSemiconductor

）的R.Noicy（羅伯特.諾依斯）開發(fā)出用于IC的Si平面工藝技術(shù)，從而推動(dòng)了IC制造業(yè)的大發(fā)展。1960年仙童公司制造的IC第八頁(yè)，共五十七頁(yè)，2022年，8月28日半導(dǎo)體產(chǎn)業(yè)發(fā)展史上的幾個(gè)里程碑1962年Wanlass和C.T.Sah——CMOS技術(shù)

現(xiàn)在集成電路產(chǎn)業(yè)中占95%以上。1967年Kahng和S.Sze——非揮發(fā)存儲(chǔ)器1968年Dennard（登納德）——單晶體管DRAM1971年Intel公司微處理器——計(jì)算機(jī)的心臟第一個(gè)微處理器4004。4004規(guī)格為1/8英寸x1/16英寸，僅包含2000多個(gè)晶體管，采用英特爾10微米PMOS技術(shù)生產(chǎn)。第九頁(yè)，共五十七頁(yè)，2022年，8月28日

集成電路發(fā)展簡(jiǎn)史

58年，鍺IC59年，硅IC61年，SSI（10~100個(gè)元件/芯片），RTL62年，MOS

IC，TTL，ECL63年，CMOS

IC64年，線性IC第十頁(yè)，共五十七頁(yè)，2022年，8月28日

65年，MSI（100~3000個(gè)元件/芯片）

69年，CCD70年，LSI（3000~10萬(wàn)個(gè)元件/芯片），1KDRAM71年，8位MPU

IC，400472年，4KDRAM，I2LIC77年，VLSI（10萬(wàn)~300萬(wàn)個(gè)元件/芯片），64KDRAM，

16位MPU80年，256KDRAM，2

m84年，1MDRAM，1

m85年，32位MPU，M68020第十一頁(yè)，共五十七頁(yè)，2022年，8月28日

86年，ULSI（300萬(wàn)~10億個(gè)元件/芯片），

4

MDRAM(8×106,91

mm2,0.8

m,150

mm)，于89

年開始商業(yè)化生產(chǎn)，95

年達(dá)到生產(chǎn)頂峰。主要工藝技術(shù)：g線（436

nm）步進(jìn)光刻機(jī)、1

:

10投影曝光、負(fù)性膠正性膠、各向異性干法腐蝕、LOCOS元件隔離技術(shù)、LDD結(jié)構(gòu)、淺結(jié)注入、薄柵絕緣層、多晶硅或難熔金屬硅化物、多層薄膜工藝等。第十二頁(yè)，共五十七頁(yè)，2022年，8月28日

88年，16

MDRAM（3×107,135

mm2,0.5

m,200

mm），于92

年開始商業(yè)化生產(chǎn)，97

年達(dá)到生產(chǎn)頂峰。主要工藝技術(shù)：i線（365

nm）步進(jìn)光刻機(jī)、選擇

CVD

工藝、多晶硅化物、難熔金屬硅化物多層布線、接觸埋入、化學(xué)機(jī)械拋光（CMP）工藝等。第十三頁(yè)，共五十七頁(yè)，2022年，8月28日

91年，64

MDRAM（1.4×108,198

mm2,0.35

m,200

mm），于94

年開始商業(yè)化生產(chǎn)，99

年達(dá)到生產(chǎn)頂峰。主要工藝技術(shù)：i線步進(jìn)光刻機(jī)、相移掩模技術(shù)、低溫平面化工藝、全干法低損傷刻蝕、加大存儲(chǔ)電容工藝、增強(qiáng)型隔離、RTP/RTA工藝、高性能淺結(jié)、CMP

工藝、生產(chǎn)現(xiàn)場(chǎng)粒子監(jiān)控工藝等。第十四頁(yè)，共五十七頁(yè)，2022年，8月28日

92年，256

MDRAM（5.6×108,400

mm2,0.25

m,200

mm），于98

年開始商業(yè)化生產(chǎn)，2002

年達(dá)到生產(chǎn)頂峰。主要工藝技術(shù)：準(zhǔn)分子激光（248

nm）步進(jìn)光刻機(jī)、相移掩模技術(shù)、無(wú)機(jī)真空兼容全干法光刻膠、

<0.1

m淺結(jié)、低溫工藝和全平坦化工藝、CVDAl、

Cu金屬工藝、生產(chǎn)全面自動(dòng)化等。第十五頁(yè)，共五十七頁(yè)，2022年，8月28日

95年，GSI（>10億個(gè)元件/芯片），

1

GDRAM（2.2×109,700

mm2,0.18

m,200

mm），

2000

年開始商業(yè)化生產(chǎn)，2004

年達(dá)到生產(chǎn)頂峰。主要工藝技術(shù)：X射線光刻機(jī)、超淺結(jié)（0.05

m

）、高介電常數(shù)鐵電介質(zhì)工藝、SiC異質(zhì)結(jié)工藝、現(xiàn)場(chǎng)真空連接工藝、實(shí)時(shí)控制工藝的全面自動(dòng)化等。

97年，4

GDRAM（8.8×109,986

mm2,0.13

m,300

mm），

2003

年進(jìn)入商業(yè)化生產(chǎn)。

02年，2

G、0.13

m，（商業(yè)化生產(chǎn)）

04年，4

G、0.09

m，（商業(yè)化生產(chǎn)）

06年，8

G、0.056

m，（商業(yè)化生產(chǎn)）第十六頁(yè)，共五十七頁(yè)，2022年，8月28日Intel,PentiumIII45nmCPU,AMD第十七頁(yè)，共五十七頁(yè)，2022年，8月28日

二、集成電路的發(fā)展規(guī)律集成電路工業(yè)發(fā)展的一個(gè)重要規(guī)律即所謂

摩爾定律。

Intel

公司的創(chuàng)始人之一戈登·摩爾先生在

1965

年

4月19日發(fā)表于《電子學(xué)雜志》上的文章中提出，集成電路的能力將每年翻一番。1975

年，他對(duì)此提法做了修正，稱集成電路的能力將每?jī)赡攴环?。摩爾定律最近的表述：在價(jià)格不變的情況下，集成電路芯片上的晶體管數(shù)量每

18

個(gè)月翻一番，即每

3

年乘以

4。

第十八頁(yè)，共五十七頁(yè)，2022年，8月28日關(guān)鍵尺寸(CD)的發(fā)展第十九頁(yè)，共五十七頁(yè)，2022年，8月28日1971年，Intel的第一個(gè)微處理器4004：10微米工藝，僅包含2300多只晶體管；2010年，Intel的最新微處理器Corei7：32納米工藝，包含近20億只晶體管。晶體管集成數(shù)量的發(fā)展第二十頁(yè)，共五十七頁(yè)，2022年，8月28日據(jù)報(bào)道，英特爾將于2011年底推出采用22nm工藝的MPU，包含近290億只晶體管；英特爾預(yù)計(jì)建設(shè)、裝備22nm工藝工廠的資本支出將增加到90億美元；英特爾將聯(lián)合三星、東芝等廠商進(jìn)行10nm制造工藝研發(fā)，在2016年之前三大巨頭將會(huì)升級(jí)到10nm級(jí)別制造工藝。晶體管集成數(shù)量的發(fā)展22nm測(cè)試芯片-intel第二十一頁(yè)，共五十七頁(yè)，2022年，8月28日

集成電路工業(yè)發(fā)展的另一些規(guī)律：

建立一個(gè)芯片廠的造價(jià)也是每

3

年乘以

4；線條寬度每

6

年下降一半；芯片上每個(gè)器件的價(jià)格每年下降30%~40%；晶片直徑的變化：

60年：0.5

英寸，65年：1

英寸，

70年：2

英寸，75年：3

英寸，80年：4

英寸，

90年：6

英寸，95年：8

英寸（200

mm），

2000年：12

英寸（300

mm）。第二十二頁(yè)，共五十七頁(yè)，2022年，8月28日2000年1992年1987年1981年1975年1965年50mm100mm125mm150mm200mm300mm450mm2吋4吋5吋6吋 8吋 12吋18吋2008年硅片尺寸（WaferSize）的發(fā)展第二十三頁(yè)，共五十七頁(yè)，2022年，8月28日美國(guó)1997~2012

年半導(dǎo)體技術(shù)發(fā)展規(guī)劃

1997

1999

2001

2003

2006

2009

2012比特/芯片256M1

G4

G

16

G

64

G256

G特征尺寸（μm）0.250.180.150.130.10.070.05晶片直徑（mm）200300300300300450450

三、集成電路的發(fā)展展望目標(biāo)：集成度、可靠性、速度、功耗、成本努力方向：線寬、晶片直徑、設(shè)計(jì)技術(shù)第二十四頁(yè)，共五十七頁(yè)，2022年，8月28日可以看出，專家們認(rèn)為，在未來(lái)一段時(shí)期內(nèi)，IC

的發(fā)展仍將遵循摩爾定律，即集成度每

3

年乘以

4，而線寬則是每

6年下降一半。

硅技術(shù)過(guò)去一直是，而且在未來(lái)的一段時(shí)期內(nèi)也還將是微電子技術(shù)的主體。目前硅器件與集成電路占了

2000多億美元的半導(dǎo)體市場(chǎng)的95%

以上。第二十五頁(yè)，共五十七頁(yè)，2022年，8月28日摩爾定律的問(wèn)題：

特征尺寸的縮小已經(jīng)接近原子量級(jí)，量子效應(yīng)越來(lái)越明顯。芯片功耗。由于越來(lái)越多的器件集成在更小的面積內(nèi)，單位面積的熱量也成倍增加。電流泄漏、熱噪。TheMoore’sLaw－摩爾定律第二十六頁(yè)，共五十七頁(yè)，2022年，8月28日ITRS國(guó)際半導(dǎo)體技術(shù)藍(lán)圖融合SiP＋3D集成第二十七頁(yè)，共五十七頁(yè)，2022年，8月28日“MoreMoore”－芯片特征尺寸的不斷縮小。從幾何學(xué)角度指的是為了提高密度、性能和可靠性在晶圓水平和垂直方向上的特征尺寸的繼續(xù)縮小與此關(guān)聯(lián)的3D結(jié)構(gòu)改善等非幾何學(xué)工藝技術(shù)和新材料的運(yùn)用來(lái)影響晶圓的電性能。MoreMoore第二十八頁(yè)，共五十七頁(yè)，2022年，8月28日MoreMooreHigh-K材料：高介電常數(shù)，取代SiO2作柵介質(zhì)，降低漏電。High-K材料相對(duì)介電常數(shù)為25左右，甚至可以到37。Low-K材料：低介電常數(shù)，減少銅互連導(dǎo)線間的電容，提高信號(hào)速度。Low-K材料相對(duì)介電常數(shù)在3左右。第二十九頁(yè)，共五十七頁(yè)，2022年，8月28日25nmFINFETMOStransistor第三十頁(yè)，共五十七頁(yè)，2022年，8月28日第三十一頁(yè)，共五十七頁(yè)，2022年，8月28日ITRS國(guó)際半導(dǎo)體技術(shù)藍(lán)圖第三十二頁(yè)，共五十七頁(yè)，2022年，8月28日功能多樣化的“MoreThanMoore”指的是用各種方法給最終用戶提供附加價(jià)值，不一定要縮小特征尺寸，如從系統(tǒng)組件級(jí)向3D集成或精確的封裝級(jí)(SiP)或芯片級(jí)(SoC)轉(zhuǎn)移。MoreThanMoore第三十三頁(yè)，共五十七頁(yè)，2022年，8月28日功率器件功率系統(tǒng)集成芯片(PowerSoCorSiP)第三十四頁(yè)，共五十七頁(yè)，2022年，8月28日

四、集成電路發(fā)展面臨的問(wèn)題

1、基本限制如熱力學(xué)限制。由于熱擾動(dòng)的影響，數(shù)字邏輯系統(tǒng)的開關(guān)能量至少應(yīng)滿足

ES>4kT=1.65×10

-20J。當(dāng)溝道長(zhǎng)度為

0.1

m

時(shí)，開關(guān)能量約為

5×10

-18

J。在亞微米范圍，從熱力學(xué)的角度暫時(shí)不會(huì)遇到麻煩。又如加工尺度限制，顯然原子尺寸是最小可加工單位，現(xiàn)在的最小加工單位通常大于這個(gè)數(shù)值。

2、器件與工藝限制

3、材料限制硅材料較低的遷移率將是影響IC

發(fā)展的一個(gè)重要障礙。

4、其他限制包括電路限制、測(cè)試限制、互連限制、管腳數(shù)量限制、散熱限制、內(nèi)部寄生耦合限制等。第三十五頁(yè)，共五十七頁(yè)，2022年，8月28日

1.3集成電路制造的基本工藝流程

器件設(shè)計(jì)芯片制造封裝測(cè)試電路設(shè)計(jì)材料制備第三十六頁(yè)，共五十七頁(yè)，2022年，8月28日CrystalGrowth

單晶生長(zhǎng)2. SingleCrystalIngot單晶硅錠CrystalTrimmingandDiameterGrind單晶去頭和徑向研磨FlatGrinding

定位邊研磨WaferSlicing

硅片切割

6. EdgeRounding

倒角7. Lapping

粘片8. WaferEtching

硅片刻蝕9.Polishing

拋光WaferInspection

硅片檢查SlurryPolishingtablePolishingheadPolysiliconSeedcrystalHeaterCrucible硅片制備第三十七頁(yè)，共五十七頁(yè)，2022年，8月28日88die200-mmwafer232die300-mmwafer第三十八頁(yè)，共五十七頁(yè)，2022年，8月28日SiliconsubstratedrainSiliconsubstrateTopprotectivelayerMetallayerInsulationlayersRecessedconductivelayerConductivelayer第三十九頁(yè)，共五十七頁(yè)，2022年，8月28日

橫向加工：圖形的產(chǎn)生與轉(zhuǎn)移（又稱為光刻，包括曝光、顯影、刻蝕等）

縱向加工：摻雜（擴(kuò)散、離子注入）、薄膜制備（熱氧化、蒸發(fā)、濺射、CVD等）芯片制造第四十頁(yè)，共五十七頁(yè)，2022年，8月28日第四十一頁(yè)，共五十七頁(yè)，2022年，8月28日涂光刻膠（正）選擇曝光熱氧化SiO2一、PN

二極管的制造工藝流程N(yùn)第四十二頁(yè)，共五十七頁(yè)，2022年，8月28日去膠摻雜顯影（第

1

次圖形轉(zhuǎn)移）刻蝕（第

2

次圖形轉(zhuǎn)移）NP第四十三頁(yè)，共五十七頁(yè)，2022年，8月28日鍍鋁膜光刻鋁電極CVD

淀積

SiO2膜光刻接觸孔第四十四頁(yè)，共五十七頁(yè)，2022年，8月28日二、典型的雙極型集成電路工藝流程襯底制備熱氧化隱埋層光刻隱埋層擴(kuò)散外延淀積熱氧化隔離光刻隔離擴(kuò)散熱氧化基區(qū)光刻基區(qū)擴(kuò)散再分布及氧化發(fā)射區(qū)光刻（背面摻金）發(fā)射區(qū)擴(kuò)散氧化接觸孔光刻鋁淀積反刻鋁鋁合金淀積鈍化層壓焊區(qū)光刻中測(cè)第四十五頁(yè)，共五十七頁(yè)，2022年，8月28日

襯底制備、熱氧化、第

1

次光刻、隱埋層擴(kuò)散

雜質(zhì)選擇原則：雜質(zhì)固溶度大，以使集電極串聯(lián)電阻降低；高溫時(shí)在硅中的擴(kuò)散系數(shù)要小，以減小外延時(shí)埋層雜質(zhì)上推到外延層的距離；與硅襯底的晶格匹配好，以減小應(yīng)力。最理想的隱埋層雜質(zhì)為

As。第四十六頁(yè)，共五十七頁(yè)，2022年，8月28日對(duì)于模擬電路，典型的外延層電阻率epi

=

0.5~5cm，厚度Tepi=

7~17

m。

外延層淀積、熱氧化對(duì)于數(shù)字電路，典型的外延層電阻率epi=

0.2

.cm，厚度Tepi

=

3~7

m；第四十七頁(yè)，共五十七頁(yè)，2022年，8月28日

第

2

次光刻、

隔離擴(kuò)散在硅襯底上形成孤立的外延層島，實(shí)現(xiàn)各元件間的電絕緣。第四十八頁(yè)，共五十七頁(yè)，2022年，8月28日

熱氧化、第

3

次光刻、基區(qū)擴(kuò)散形成

NPN

管的基區(qū)及擴(kuò)散電阻。

第四十九頁(yè)，共五十七頁(yè)，2022年，8月28日

熱氧化、第

4

次光刻、

發(fā)射區(qū)擴(kuò)散包括集電極接觸孔光刻與

N+

擴(kuò)散，以減小接觸電阻。

第五十頁(yè)，共五十七頁(yè)，2022年，8月28日氧化、第

5

次光刻（接觸孔光刻）第五十一頁(yè)，共五十七頁(yè)，2022年，8月28日

鋁淀積、第

6

次光刻、鋁合金第五十二頁(yè)，共五十七頁(yè)，2022年，8月28日第五十三頁(yè)，共五十七頁(yè)，2022年，8月28日

鈍化：可采用等離子增強(qiáng)化學(xué)汽相淀積（PECVD）Si3N4鈍化膜，一般淀積溫度

300℃。

第

7

次光刻（開壓焊孔）

中測(cè)

從上述芯片制造工藝過(guò)程可以看到，共進(jìn)行了

7