EDA技術(shù)VHDL順序語句演示文稿

EDA技術(shù)VHDL順(Shun)序語句演示文稿1第一頁，共六十三頁。

FORLOOP重復(fù)次數(shù)已知；循環(huán)變量是整數(shù)型變量，不需要在結(jié)構(gòu)體或進(jìn)程中定義，在循環(huán)體中不能通過信號或變量給循環(huán)變量賦值。

WHILELOOP重復(fù)次數(shù)未知；標(biāo)號是可(Ke)省略；2第二頁，共六十三頁?！纠?Li)】SIGNALbyte：STD_LOGIC_VECTOR(3DOWNTO0)；…VARIABLEsum:integerrange0to100:=0;...loop1:WHILEi<=9LOOPi:=i+1;sum:=sum+1;endlooploop1;loop2:foriinbyte’rangeloopsum:=sum+2;endlooploop2;loop3:foriinbyte’lowtobyte’highloopsum:=sum+3;endloop;3DOWNTO00TO33第三頁，共六十三頁?！纠?Li)】

For循環(huán)（奇偶校驗(yàn)電路）：Entityparity_checkerIs

Port(data：Instd_logic_vector(7downto

0);

p:Outstd_logic);Endparity_checker;ArcLitecturebehaviorOfparity_checkerIs

Begin

4第四頁，共六十三頁。Process(data)

Variabletmp:std_logic;

Begin

tmp:=‘0’;

Forn

in7downto0Loop

tmp:=tmpxordata(n);

EndLoop；

p<=tmp;EndProcess;Endbehavior;5第五頁，共六十三頁。思考：如果中間變量tmp修改為(Wei)信號，電路的功能還能正常實(shí)現(xiàn)嗎？（實(shí)驗(yàn)中練習(xí)）6第六頁，共六十三頁?！纠坷肔OOP語(Yu)句簡化同類順序語(Yu)句的表達(dá)式SIGNALA，B，C：STD_LOGIC_VECTOR(1TO3)；…FORNIN1TO3LOOPA(N)<=B(N)ANDC(N)；ENDLOOP；等效于：A(1)<=B(1)ANDC(1)；A(2)<=B(2)ANDC(2)；A(3)<=B(3)ANDC(3)；7第七頁，共六十三頁。NEXT[LOOP標(biāo)號][WHEN條件表達(dá)(Da)式]；NEXT的語句格式NEXT語句四種形式:NEXT；NEXTLOOP標(biāo)號；NEXTWHEN條件表達(dá)式；NEXTLOOP標(biāo)號WHEN條件表達(dá)式；NEXT語句主要用在LOOP語句中有條件的或無條件地開始下次循環(huán)。8第八頁，共六十三頁。當(dāng)LOOP標(biāo)號缺省時(shí)，跳回到本(Ben)次循環(huán)LOOP語句開始處，開始下一次循環(huán);否則跳轉(zhuǎn)到指定標(biāo)號的LOOP語句開始處，重新開始執(zhí)行循環(huán)操作。當(dāng)WHEN缺省時(shí)，即刻無條件終止當(dāng)前的循環(huán)；若WHEN子句出現(xiàn)，則當(dāng)條件表達(dá)式的值為TRUE，則執(zhí)行NEXT語句，進(jìn)入跳轉(zhuǎn)操作，否則繼續(xù)向下執(zhí)行。9第九頁，共六十三頁。【例(Li)】…L1：FORCNT_VALUEIN1TO8LOOPA(CNT_VALUE):=‘0’；NEXTWHEN(B=C)；A(CNT_VALUE+8):=‘0’;ENDLOOPL1;10第十頁，共六十三頁。在多重循環(huán)中，NEXT語句必須(Xu)加上跳轉(zhuǎn)標(biāo)號。11第十一頁，共六十三頁?！纠?Li)】…L_X：FORCNT_VALUEIN1TO8LOOPA(CNT_VALUE):=‘0’；

K:=0；

L_Y：LOOPB(k):=‘0’；

NEXTL_XWHEN(E>F)：B(k+8):=‘0’；

K:=K+1；

NEXTLOOPL_Y；NEXTLOOPL_X；…12第十二頁，共六十三頁。EXIT[LOOP標(biāo)號][WHEN條(Tiao)件表達(dá)式]；EXIT的語句格式EXIT語句四種形式:EXIT；EXITLOOP標(biāo)號；EXITWHEN條件表達(dá)式；EXITLOOP標(biāo)號WHEN條件表達(dá)式；EXIT語句主要用在LOOP語句中有條件的或無條件地跳出循環(huán)。13第十三頁，共六十三頁。當(dāng)LOOP標(biāo)號缺省時(shí)，跳到EndLoop語句的后繼位置，開始向后執(zhí)行；如果標(biāo)號不省略，則可以跳到多(Duo)層嵌套循環(huán)的指定外層循環(huán)起始處。當(dāng)WHEN缺省時(shí)，無條件跳出循環(huán)。如果“When條件”不省略，則條件為True時(shí)，跳出循環(huán)。14第十四頁，共六十三頁。Next只結(jié)(Jie)束本次循環(huán)，開始下一次循環(huán)；跳向LOOP語句的起始點(diǎn)。Exit語句結(jié)束整個(gè)循環(huán)，跳出循環(huán)體外。跳向LOOP語句的終點(diǎn)。Next語句和Exit語句的區(qū)別15第十五頁，共六十三頁?！纠縎IGNALA，B：STD_LOGIC_VECTOR(1DOWNTO0)；SIGNALA_LESS_THEN_B：BOOLEAN；…A_LESS_THEN_B<=FLASE；--設(shè)(She)初始值FORIIN1DOWNTO0LOOPIF(A(I)=‘1’ANDB(I)=‘0’)THENA_LESS_THEN_B<=FALSE；

EXIT；ELSIF(A(I)=‘0’ANDB(I)=‘1’)THENA_LESS_THEN_B<=TRUE；--A<BEXIT；ELSE；

NULL；ENDIF；ENDLOOP；16第十六頁，共六十三頁。NULL；NULL的語句格(Ge)式空語句不會執(zhí)行任何操作;NULL常用于CASE語句中，為滿足所有可能的條件，利用NULL來表示所余的不用條件下的操作行為。NULL語句17第十七頁，共六十三頁?！纠?Li)】CASEOPCODEISWHEN“001”=>TMP：=REGAANDREGB；

WHEN“101”=>TMP：=REGAORREGB；

WHEN“110”=>TMP：=NOTREGA；

WHENOTHERS=>NULL;ENDCASE；此例類似于一個(gè)CPU內(nèi)部的指令譯碼器功能?！?01”，"101"和“110”分別代表指令操作碼，對于它們所對應(yīng)在寄存器中的操作數(shù)的操作算法，CPU只能對這三種指令碼作反應(yīng)，當(dāng)出現(xiàn)其他碼時(shí)，不作任何操作。18第十八頁，共六十三頁。與其他的EDA工具不同，MAX+plusII對NULL語句的執(zhí)行會出現(xiàn)擅自加入鎖存器的情況(Kuang)，因此，應(yīng)避免使用NULL語句，改用確定操作。如可改為：

WHENOTHERS=>TMP：=REGA；19第十九頁，共六十三頁。WAITUNTIL條件表達(dá)(Da)式；WAITFOR時(shí)間表達(dá)式；WAITON信號列表；WAIT；WAIT的語句格式在進(jìn)程中(包括過程中)，當(dāng)進(jìn)程執(zhí)行到Wait語句時(shí)，將被掛起，并設(shè)置好再次執(zhí)行的條件?？梢允菬o限等待(Wait)或有限等待。注意：已列出敏感量的進(jìn)程中不能使用任何形式的WAIT語句WAIT語句20第二十頁，共六十三頁。信號列(Lie)表可以包括一個(gè)或多個(gè)信號，信號列(Lie)表中的任何一個(gè)信號的值發(fā)生變化，進(jìn)程將結(jié)束掛起狀態(tài)，進(jìn)入執(zhí)行狀態(tài)，執(zhí)行Waiton語句后面的語句。Waiton信號列表；如：

Waitona，b，s;它等待信號a、b、s中的任何一個(gè)發(fā)生變化。21第二十一頁，共六十三頁。【例(Li)】Entitymux2Is

Port(a,b:Instd_logic;

s：Instd_logic;

f：Outstd_logic);Endmux2；ArchitecturebehaviorOfmux2IsBegin

mux2:Process(a,b,s)

Begin

If(s=‘0’)Thenf<=a;

Elsef<=b;

EndIf;

EndProcess;Endbehavior;mux2:Process()Begin

If(s=‘0’)Thenf<=a;

Elsef<=b;

EndIf;

Waitona,b,s;EndProcess;22第二十二頁，共六十三頁。當(dāng)條件(Jian)表達(dá)式為“真”時(shí)，進(jìn)程將結(jié)束掛起狀態(tài)，進(jìn)入執(zhí)行狀態(tài)，執(zhí)行WaitUntil語句的后繼語句。WAITUNTIL條件表達(dá)式如：

WaitUntila＝’1’;

a的值不是’1’時(shí)，進(jìn)程執(zhí)行到該語句將被掛起，a的值為’1’時(shí)，進(jìn)程再次被啟動，繼續(xù)執(zhí)行Wait語句的后繼語句。23第二十三頁，共六十三頁。WAIT_UNTIL語句有以下三(San)種表達(dá)方式：WAITUNTIL信號=VALUE； WAITUNTIL信號'EVENTAND信號=VALUE；WAITUNTILNOT信號'STABLEAND信號=VALUE24第二十四頁，共六十三頁。CLOCK上跳沿啟動(Dong)進(jìn)程：WAITUNTILCLOCK=‘1’；WAITUNTILRISING_EDGE(CLOCK)；WAITUNTILNOTCLOCK'STABLEANDCLOCK='1'；WAITUNTILCLOCK=‘1’ANDCLOCK'EVENT；25第二十五頁，共六十三頁。【例(Li)】PROCESSBEGINWAITUNTILCLK=‘1’；AVE<=A；WAITUNTILCLK=‘1’；AVE<=AVE+A；WAITUNTILCLK=‘1’；AVE<=AVE+A；WAITUNTILCLK=‘1’；AVE<=(AVE+A)/4；ENDPROCESS；功能？26第二十六頁，共六十三頁。完成一個(gè)硬件求平均的功能，每一個(gè)時(shí)鐘脈沖由A輸入一個(gè)數(shù)(Shu)值，4個(gè)時(shí)鐘脈沖后將獲得此4個(gè)數(shù)值的平均值。27第二十七頁，共六十三頁?！纠?Li)】PROCESSBEGINRST_LOOP：LOOPWAITUNTILCLOCK=‘1’ANDCLOCK'EVENT；

NEXTRST_LOOPWHEN(RST=‘1’)； X<=A；

WAITUNTILCLOCK=‘1’ANDCLOCK'EVENT；

NEXTRST_LOOPWHEN(RST=‘1’)；Y<=B；

ENDLOOPRST_LOOP；ENDPROCESS;每一時(shí)鐘上升沿都結(jié)束進(jìn)程的掛起，繼而檢測電路的復(fù)位是否為高。如果是，則返回循環(huán)的起點(diǎn)；否則，則進(jìn)行正常的順序語句執(zhí)行操作。28第二十八頁，共六十三頁。WAITFor時(shí)間表達(dá)(Da)式如：

WaitFor30ns;

WaitFor語句只能仿真時(shí)使用，不能被綜合。

為超時(shí)語句，從執(zhí)行語句開始，在規(guī)定時(shí)間段內(nèi)，進(jìn)程掛起，當(dāng)超過這一時(shí)間段后，進(jìn)程自動恢復(fù)執(zhí)行。29第二十九頁，共六十三頁。例(Li)如：

Waitonclkuntilclk=‘1’;

復(fù)合Wait語句編程時(shí)注意等待條件的判別，不要出現(xiàn)“死鎖”狀態(tài)（即無限期等待）。30第三十頁，共六十三頁。斷言語句主要作為仿真和調(diào)試中的人－機(jī)會話，給出一個(gè)文字串作為警告和錯(cuò)誤提示信息。當(dāng)執(zhí)行Assert語句時(shí)，就會對條件進(jìn)行判(Pan)別。如果條件為“真”，則執(zhí)行下一條語句；如果條件為“假”，則輸出由report指定的輸出信息和由severity指定的錯(cuò)誤級別。在report后面跟的是設(shè)計(jì)者所寫的文字串，通常是說明錯(cuò)誤的原因，文字串應(yīng)該用雙引號“”引起來。斷言語句不可綜合，僅僅是為了仿真的方便。斷言語句AssertAssert條件[report輸出信息]

[severity級別]Assert語句的格式31第三十一頁，共六十三頁。例(Li)：

Assert

(a<＝255)report”a

outofedge”;

severityerror;

該斷言語句的條件是信號量B＝’1’。如果執(zhí)行到該語句時(shí)，信號量B＝’0’，說明條件不滿足，就會輸出report后跟的文字串。該文字串說明，出現(xiàn)了超時(shí)等待錯(cuò)誤。severity后跟的錯(cuò)誤級別告訴操作人員，其出錯(cuò)級別為error。32第三十二頁，共六十三頁。后面介(Jie)紹。子程序調(diào)用及返回語句33第三十三頁，共六十三頁。小(Xiao)結(jié)順序語句賦值語句轉(zhuǎn)向控制語句

(If、Case、Loop、Next、Exit)等待語句(wait)子程序調(diào)用語句斷言語句（assert）空操作語句(null)34第三十四頁，共六十三頁。作業(yè)(Ye)1：設(shè)計(jì)一個(gè)3-8譯碼器:35第三十五頁，共六十三頁。

【例】(a)WAIT_UNTIL結(jié)構(gòu)(b)WAIT_ON結(jié)構(gòu)

... LOOPWAITUNTILENABLE=‘1’；WAITONENABLE... EXITWHENENABLE=‘1’；

ENDLOOP；由以上脫離掛起狀態(tài)、重新啟動進(jìn)程的兩個(gè)條件可知，例3.4.20結(jié)束掛起所需滿足的條件，實(shí)際上是一個(gè)信號的上跳沿。因?yàn)楫?dāng)滿足所有條件后ENABLE為1，可推知ENABLE一定是由0變化(Hua)來的。因此，上例中進(jìn)程的啟動條件是ENABLE出現(xiàn)一個(gè)上跳信號沿。36第三十六頁，共六十三頁。一般地，在一個(gè)進(jìn)程中使用了WAIT語句后，經(jīng)綜合就會產(chǎn)生時(shí)序邏輯電路(Lu)。時(shí)序邏輯電路(Lu)的運(yùn)行依賴于時(shí)鐘的上升沿或下降沿，同時(shí)還具有數(shù)據(jù)存儲的功能。下例就是一個(gè)比較好的說明，此例描述了一個(gè)可預(yù)置校驗(yàn)對比值的四位奇偶校驗(yàn)電路，它的功能除對輸入的4位碼DATA(0TO3)進(jìn)行奇偶校驗(yàn)外，還將把校驗(yàn)結(jié)果與預(yù)置的校驗(yàn)值NEW_CORRECT_PARITY進(jìn)行比較，并將比較值PARITY_OK輸出。37第三十七頁，共六十三頁?！纠?Li)】LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYPARIISPORT(CLOCK：INSTD_LOGIC；

SET_PARITY：INSTD_LOGIC；

NEW_CORRECT_PARITY：INSTD_LOGIC；

DATA：INSTD_LOGIC_VECTOR(0TO3)；

PARITY_OK：OUTBOOLEAN)；ENDPARI；38第三十八頁，共六十三頁。ARCHITECTUREARTOFPARIISSIGNALCORRECT_PARITY：STD_LOGIC；

BEGINPROCESS(CLOCK)VARIABLETEMP：STD_LOGIC；

BEGINWAITUNTILCLOCK'EVENTANDCLOCK=‘1’;IFSET_PARITY=‘1’THENFIRST：CORRECT_PARITY<=NEW_CORRECT_PARITY；39第三十九頁，共六十三頁。

ENDIF；

TEMP:=‘0’；

FORIINDATA'RANGELOOPTEMP:=TEMPXORDATA(I)；

ENDLOOP；

SECOND：PARITY_OK<=(TEMP=CORRECT_PARITY)；

ENDPROCESS；ENDART；40第四十頁，共六十三頁。例中，NEW_CORRECT_PARITY是預(yù)置校驗(yàn)值輸入端，SET_PARITY是預(yù)置校驗(yàn)值的輸入與比較控制端。從例可以看出，由于WAIT語句的加入，綜合后引入了兩個(gè)D觸發(fā)器，用于存儲數(shù)據(jù)。第一個(gè)觸發(fā)器存儲CORRECT_PARITY，它來自標(biāo)號為FIRST的語句；第二個(gè)觸發(fā)器用于兩個(gè)時(shí)鐘信號間PARITY_OK的存儲，它來自標(biāo)號為SECORD的語句。綜合器沒有為變量TEMP的賦值行為增加觸發(fā)器，因(Yin)為TEMP是一個(gè)臨時(shí)變量。

WAITFOR時(shí)間表達(dá)式為超時(shí)語句，在此語句中定義了一個(gè)時(shí)間段，從執(zhí)行到當(dāng)前的WAIT語句開始，在此時(shí)間段內(nèi)，進(jìn)程處于掛起狀態(tài)，當(dāng)超過這一時(shí)間段后，進(jìn)程自動恢復(fù)執(zhí)行。由于此語句不可綜合，在此不做討論。41第四十一頁，共六十三頁。作業(yè)1：將向量轉(zhuǎn)化為整數(shù)輸(Shu)出ENTITYconv_intISPORT(vect:IN

BIT_VECTOR(7DOWNTO0);

result:OUT

INTEGER);ENDconv_int;

ARCHITECTUREAOFconv_intISBEGIN

PROCESS(vect)

VARIABLEtmp:INTEGER;

BEGIN tmp:=0; FORiIN7DOWNTO0LOOP IF(vect(i)='1')THEN tmp:=tmp+2**i; ENDIF; ENDLOOP; result<=tmp;

ENDPROCESS;ENDA;ARCHITECTUREBOFconv_intISBEGIN

PROCESS(vect)

VARIABLEtmp:INTEGER;

VARIABLEi:INTEGER;

BEGIN tmp:=0; i:=vect'high WHILE(i>=vect'low)LOOP IF(vect(i)='1')THEN

tmp:=tmp+2**i; ENDIF; i:=i-1;--修改循環(huán)變量 ENDLOOP; result<=tmp;

ENDPROCESS;ENDB;42第四十二頁，共六十三頁。作業(yè)2：設(shè)計(jì)(Ji)描述4選1總線多路選擇器43第四十三頁，共六十三頁。【例】用CASE語句(Ju)描述4選1多路選擇器。LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYMUX41ISPORT(S1，S2：INSTD_LOGIC；

A，B，C，D：INSTD_LOGIC；

Z：OUTSTD_LOGIC)；ENDENTITYMUX41；ARCHITECTUREARTOFMUX41ISSIGNALS：STD_LOGIC_VECTOR(1DOWNTO0)；44第四十四頁，共六十三頁。BEGINS<=S1&S2；PROCESS(S1，S2，A，B，C，D)BEGINCASESISWHEN"00"=>Z<=A；

WHEN"01"=>Z<=B；

WHEN"10"=>Z<=C；

WHEN"11"=>Z<=D；

WHENOTHERS=>Z<='X'；

ENDCASE；

ENDPROCESS；ENDART；如何用IF語句(Ju)實(shí)現(xiàn)?45第四十五頁，共六十三頁。注意本例的第五個(gè)條件名是必需的，因?yàn)閷τ诙xSTD_LOGIC_VECTOR數(shù)據(jù)類型的S，在VHDL綜合過程中，它可能的選擇值除了00、01、10和11外，還可以有其(Qi)他定義于STD_LOGIC的選擇值。本例的邏輯圖如圖3.8所示。46第四十六頁，共六十三頁。4選(Xuan)1多路選擇器47第四十七頁，共六十三頁。例(Li):libraryieee;useieee.std_logic_1164.all;entityshiftisport(clk,c0:instd_logic;md:instd_logic_vector(2downto0);d:instd_logic_vector(7downto0);qb:outstd_logic_vector(7downto0);cn:outstd_logic);end;architecturebhofshiftissignalreg:std_logic_vector(7downto0);signalcy:std_logic;48第四十八頁，共六十三頁。beginprocess(clk,md,c0)isbeginifclk'eventandclk='1'thencasemdiswhen"001"=>reg(0)<=c0;reg(7downto1)<=reg(6downto0);cy<=reg(7);when"010"=>reg(0)<=reg(7);reg(7downto1)<=reg(6downto0);when"011"=>reg(7)<=reg(0);eg(6downto0)<=reg(7downto1);when"100"=>reg(7)<=cy;reg(6downto0)<=reg(7downto1);cy<=reg(0);when"101"=>reg(7downto0)<=d(7downto0);whenothers=>reg<=reg;cy<=cy;49第四十九頁，共六十三頁。endcase;endif;endprocess;qb(7downto0)<=reg(7downto0);cn<=cy;end;50第五十頁，共六十三頁。51第五十一頁，共六十三頁。BEGINsel:=0； --輸入初始值

IF(S1=‘1’)THENSEL:=SEL+1；

ELSIF(S2=‘1’)THENSEL:=SEL+2；

ELSIF(S3=‘1’)THENSEL:=SEL+4；

ELSIF(S4=‘1’)THENSEL:=SEL+8；

ELSENULL； --注意，這里使用了(Liao)空操作語句

ENDIF；

Z1<=‘0’；Z2<=‘0’；Z3<=‘0’；Z4<=‘0’；--輸入初始值52第五十二頁，共六十三頁。CASETEMPISWHEN0=>Z1<=‘1’； --當(dāng)SEL=0時(shí)選中

WHEN1|3=>Z2<=‘1’；--當(dāng)SEL為1或3