Verilog經(jīng)典設計多年經(jīng)驗總結

Verilog經(jīng)典設計經(jīng)驗總結1、不使用初始化語句；2、不使用延時語句；34、盡量采用同步方式設計電路；5、盡量采用行為語句完成設計；6、always過程塊描述組合邏輯，應在敏感信號表中列出所有的輸入信號；7、所有的內部寄存器都應該可以被復位；8、用戶自定義原件（UDP元件）是不能被綜合的。一：基本Verilog中的變量有線網(wǎng)類型和寄存器類型。線網(wǎng)型變量綜合成wire，而寄存器可能綜合成WIRE，鎖存器和觸發(fā)器，還有可能被優(yōu)化掉。二：verilog語句結構到門級的映射1、連續(xù)性賦值：assign連續(xù)性賦值語句邏輯結構上就是將等式右邊的驅動左邊的結點Assign語句中的延時綜合時都將忽視。2、過程性賦值：過程性賦值只出現(xiàn)在always語句中。阻塞賦值和非阻塞賦值就該賦值本身是沒有區(qū)別的，只是對后面的語句有不同的影響。建議設計組合邏輯電路時用阻塞賦值，設計時序電路時用非阻塞賦值。過程性賦值的賦值對象有可能綜合成wire,latch,和flip-flop制下的非阻塞賦值綜合成flip-flop。過程性賦值語句中的任何延時在綜合時都將忽略。建議同一個變量單一地使用阻塞或者非阻塞賦值。3、邏輯操作符：邏輯操作符對應于硬件中已有的邏輯門，一些操作符不能被綜合：===、!==。4、算術操作符：Verilog中將regintegerinteger,使用無符號操作時使用reg。5、進位：通常會將進行運算操作的結果比原操作數(shù)擴展一位，用來存放進位或者借位。如：Wire[3:0]A,B;Wire[4:0]C;AssignC=A+B;C的最高位用來存放進位。6、關系運算符：關系運算符：<,>,<=,>=和算術操作符一樣，可以進行有符號和無符號運算，取決于數(shù)據(jù)類型是reg，net還是integer。7=注意：===和！==是不可綜合的?？梢赃M行有符號或無符號操作，取決于數(shù)據(jù)類型8、移位運算符：左移，右移，右邊操作數(shù)可以是常數(shù)或者是變量，二者綜合出來的結果不同。9、部分選擇：部分選擇索引必須是常量。10、BIT選擇：BIT選擇中的索引可以用變量，這樣將綜合成多路（復用）、敏感表：Always時不能正確地映射到所用的門。12、IF：如果變量沒有在IF語句的每個分支中進行賦值latchIF語句中產生了IFCaseCase的條款可以是變量。如果一個變量在同一個IF條件分支中先贖值然后讀取，則不會產生latch。如果先讀取，后贖值，則會產生latch。13、循環(huán)：只有只有for-loop語句是可以綜合的。14、設計時序電路時，建議變量在always語句中賦值，而在該always語句外使用，使綜合時能準確地匹配。建議不要使用局部變量。15、不能在多個always塊中對同一個變量贖值16、函數(shù)函數(shù)代表一個組合邏輯，所有內部定義的變量都是臨時的，這些變量綜合后為wire。17、任務：任務可能是組合邏輯或者時序邏輯，取決于何種情況下調用任務。18、Z：Z會綜合成一個三態(tài)門，必須在條件語句中賦值19、參數(shù)化設計：優(yōu)點：參數(shù)可重載，不需要多次定義模塊四：模塊優(yōu)化1、資源共享：當進程涉及到共用ALU加減乘除操作符。通常乘和加不共用ALU，乘除通常在其內部共用。2、共用表達式：如：C=A+B;D=G+(A+B);兩者雖然有共用的Ａ＋Ｂ，但是有些綜合工具不能識別．可以將第二句改為：D=G+C；這樣只需兩個加法器．3、轉移代碼：如循環(huán)語句中沒有發(fā)生變化的語句移出循環(huán)．4、避免latch：兩種方法：1、在每一個IF分支中對變量賦值。2、在每一個IF語句中都對變量賦初值。5：模塊：綜合生成的存儲器如ROM或RAM用庫自帶的存儲器模