針對DDR和DDR的CB信號完整性設(shè)計(jì)入門介紹

針對DDR2-800和DDR3的PCB信號完整性摘要DDR2DDR3在設(shè)計(jì)印制線路板源完整性的設(shè)計(jì)事項(xiàng)，這些是具有相當(dāng)大的挑戰(zhàn)性的。文章重點(diǎn)是討論在盡可能少的PCB4層板的情況下的相關(guān)技術(shù)，其中一些設(shè)計(jì)方法在以前已經(jīng)成熟的使用過。1.介紹目前，比較普遍使用中的DDR2800Mbps，甚至更高的速度，如1066Mbps，而DDR31600Mbps。對于如此高的速度，從PCB要做到嚴(yán)格的時(shí)序匹配，以滿足波形的完整性，這里有很多的因素需要考慮，所有的這些PCB疊EDA工具可以CadenceALLEGROSI-230和Ansoft’sHFSS使用的比較多。表1:DDR2和DDR3要求比較表1顯示了DDR2和DDR3所具有的共有技術(shù)要求和專有的技術(shù)要求。PCB的疊層（stackup）和阻抗PCB層數(shù)約束的基板（4層板）TOP和OTTOM層，中間的兩層，其中一層為GNDVDD平面層，VttVrefVDD6層來走線時(shí)，設(shè)計(jì)一種專用拓?fù)浣Y(jié)構(gòu)變得更加容易，PowerGNDPI。DDR2的設(shè)計(jì)時(shí)必須是恒定連續(xù)的，單端走線的阻抗匹配電50OhmsCLOCKDQSVTT50Ohms，ODT50Ohms。DDR34060Ohms之間可選擇的被設(shè)計(jì)到ADDR/CMD/CNTRLVTT的終端匹SI仿真的結(jié)果的走線阻抗，電阻值可能需要做出不同的選擇，通常其電阻值在30-70Ohms100Ohms。圖1:四層和六層PCB的疊層方式互聯(lián)通路拓?fù)銬DR2DDR3，其中信號DQDMDQS都是點(diǎn)對點(diǎn)的互聯(lián)方式，所以不需要任何的拓?fù)浣Y(jié)構(gòu)，然而列外的是，在multi-rankDIMMs（DualInLineMemoryModules）的設(shè)ODT的阻抗設(shè)置來做到阻抗匹配，從而實(shí)現(xiàn)其波形完整性。而對于ADDR/CMD/CNTRL和一些時(shí)鐘信號，它們都是需要2列出了一些相關(guān)的拓?fù)浣Y(jié)構(gòu)，其中Fly-By對于DDR3，這些所有的拓?fù)浣Y(jié)構(gòu)都是適用的，然而前提條件是走線要盡可能的短。Fly-By拓?fù)浣Y(jié)構(gòu)在處理噪聲方面，具有很好的波形完整性，然而在一個(gè)4層板上很難實(shí)現(xiàn)，需64層板上是容易實(shí)現(xiàn)的。另外，樹形拓?fù)浣Y(jié)構(gòu)ABAC的長度非常接近（如圖2）4DDR3設(shè)計(jì)中，最合理的拓?fù)浣Y(jié)構(gòu)就是帶有最少短線（Stub）的菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)。對于DDR2-800，這所有的拓?fù)浣Y(jié)構(gòu)都適用，只是有少許的差別。然而，菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)被證明在SI方面是具有優(yōu)勢的。3AD4層板的PCBDDR31600Mbps時(shí)，則只有D是滿足設(shè)計(jì)的。2:2SDRAMADDR/CMD/CNTRL拓?fù)浣Y(jié)構(gòu)時(shí)延的匹

3:4SDRAMADDR/CMD/CNTRL拓?fù)浣Y(jié)構(gòu)在做到時(shí)延的匹配時(shí)，往往會(huì)在布線時(shí)采用trombone方式走線，另外，在布線時(shí)難免會(huì)有切換板層的時(shí)候，此時(shí)就會(huì)添加一些過孔。不幸的是，但所有這些彎曲的走線和帶過孔的走線，將它們拉直變?yōu)榈乳L度理想走線時(shí)，此時(shí)它們的時(shí)延是不等的，如圖4所示。trombone方式在時(shí)延方面同直走線的不對等是很好理解的，而帶過孔走線的時(shí)延比直走線的實(shí)際延時(shí)是要來的小的，而對于帶有過孔的走線，時(shí)延是要來的大的。這種時(shí)延的產(chǎn)生，這里有兩種方法去解決它。一種方法是，只需要在EDA控制走線的長度就可以了。而另一種方法是在可接受的范圍內(nèi)，減少不匹配度。4:TromboneVias的實(shí)例圖5:針對trombone的仿真電路和仿真波形trombone線，時(shí)延的不對等可以通過增大L3SigXP5，L3（S）長度的不S的長度，則可以更好的降低時(shí)延的不對等。對于微帶線來說，L37倍的走線到地的距離是必須的。trombone下，并且能降低耦合的程度的方法是采用sawtoothtrombone具有更好的效果，但是，它需要更多的空間。由于各種可能造成時(shí)延不同的原因，所以，CAD工具進(jìn)行嚴(yán)格的計(jì)算，從而控制走線的時(shí)延匹配。26層板上的過孔的因素，當(dāng)一個(gè)地過孔靠近信號過孔放置時(shí)，則在時(shí)延方TOP150mils，BOTTOM層的微帶線也是150mils，線寬都為4milsameter=18mils,anti-paddiameter=26mils。這里有三種方案進(jìn)行對比考慮，一種是，通過過孔互聯(lián)的這個(gè)過孔附近沒有任何地過孔，250milsPCB62mils6顯示了帶有60Ohm的常規(guī)線的S-Parameters，從圖中可以看出，帶有四個(gè)地過孔環(huán)繞的信號過孔的S-ParametersS21缺少返回路徑的情況下，則此信號過孔會(huì)大大增高其阻抗。當(dāng)今的高速系統(tǒng)里，在時(shí)延方面顯得尤為重要。560Ohms阻抗輸出的梯形信號，信100ps，幅值為1V。此信號源按照圖6的三種方式，且其端接一60Ohms800MHz0.5V這一點(diǎn)，我們觀察從信號源到7所示，在圖中只顯示了信號的上升沿，從這圖中可以很明顯的看出，帶有四個(gè)地過孔環(huán)繞的過孔時(shí)延同直線3ps8ps。由此可知，在信號過孔的周4PCB4PCB設(shè)計(jì)時(shí)，為符合電源完整性（powerintegrity）DDR2DDR3DDR2里，DQS信號是以在同樣的長度下，差分線的切換時(shí)延是小于單端線的。根據(jù)時(shí)序仿真的結(jié)果，時(shí)鐘信號和DQSADDR/CMD/CNTRLDATA線長一點(diǎn)。另外，必須確保時(shí)鐘線DQSADDR/CMD/CNTRLDQDQDM在很高的速度下傳輸，所以，需要在每一個(gè)字節(jié)里，它們要有嚴(yán)格的長度匹配，而且不能有過孔。差分信號對阻抗不連續(xù)的敏感度比較低，所以換層走線是沒多大問題的，在布線時(shí)優(yōu)先考慮DQS。圖6:帶有過孔互聯(lián)通道的s-parameters圖7:圖6三種案例的發(fā)送和接收波形串?dāng)_在設(shè)計(jì)微帶線時(shí)，串?dāng)_是產(chǎn)生時(shí)延的一個(gè)相當(dāng)重要的因素。通常，可以通過加大并行微帶所以，應(yīng)該控制在一個(gè)合理的范圍里面。典型的一個(gè)規(guī)則是，并行走線的間距大于走線到8顯示了有地過孔和沒地過孔的耦合程度，在有多個(gè)地過孔的情況下，其耦合程度降低了7dB?？紤]到互聯(lián)通路的成本預(yù)算，對于兩邊進(jìn)行適當(dāng)?shù)姆抡媸潜仨毜?，?dāng)在所有的網(wǎng)線上加一個(gè)周期性的激勵(lì)，將會(huì)由串?dāng)_產(chǎn)生的信號抖動(dòng)，通過仿真，可以在時(shí)域觀察信號的抖動(dòng)，從而通過合理的設(shè)計(jì)，綜合考慮空間和信號完整性，選擇最優(yōu)的走線間距。電源完整性

圖8:相互耦合走線的s-parameters這里的電源完整性指的是在最大的信號切換情況下，其電源的容差性。當(dāng)未符合此容差要求時(shí)，將會(huì)導(dǎo)致很多的問題，比如加大時(shí)鐘抖動(dòng)、數(shù)據(jù)抖動(dòng)和串?dāng)_。這里，可以很好的理解與去偶相關(guān)的理論，現(xiàn)在從”目標(biāo)阻抗”的公式定義開始討論。Ztarget=Voltagetolerance/TransientCurrent???????????????(1)個(gè)重要因素是切換的頻率。在所有的頻率范圍里，去耦網(wǎng)絡(luò)必須確保它的阻抗等于或小于目標(biāo)阻抗（Ztarget）PCB上，由電源和地層所構(gòu)成的電容，以及所有的去耦電100KHz100-200MH100KHz200MHz以上的，則應(yīng)該由片上電容或?qū)Ｓ玫姆庋b好的電容進(jìn)行去耦。實(shí)際的電源完整性是相當(dāng)復(fù)雜的，其中要ICPCBPCBDDR的設(shè)計(jì)上有三類電源，它們是VDDVTT和VrefVDD5%，而其Idd2到Idd7JEDEC10nF10uF10個(gè)左右。另外，表貼電容最合適，它具有更小的焊接阻抗。Vref要求更加嚴(yán)格的容差性，但是它承載著比較小的電流。顯然，它只需要很窄的走線，且通過一兩個(gè)去耦電容就可以達(dá)到目標(biāo)阻抗的要求。由于Vref相當(dāng)重要，所以去耦電容的擺放盡量靠近器件的管腳。然而，對VTT的布線是具有相當(dāng)大的挑戰(zhàn)性，因?yàn)樗恢灰袊?yán)格的容差性，而且還有很大的瞬間電流，不過此電流的大小可以很容易的就計(jì)算出來。最終，可以通過增加去耦電容來實(shí)現(xiàn)它的目標(biāo)阻抗匹配。4PCB10nF的高頻電容。詳細(xì)的計(jì)算和仿真可以通過EDA工具來實(shí)現(xiàn)。時(shí)序分析對于時(shí)序的計(jì)算和分析在一些相關(guān)文獻(xiàn)里有詳細(xì)的介紹，下面列出需要設(shè)置和分析的8個(gè)方面：2舉了一個(gè)針對寫建立（WriteSetup）分析的例子。表中的一些數(shù)據(jù)需要從控制器和存”InterconnetSIDDR28項(xiàng)都是需要分析的，而對于6項(xiàng)不需要考慮。在PCBtotalmargin是正的。8.PCBLayout

2:DQvs.DQSDDR3寫保持時(shí)域分析案例PCBSI的要求，往往有很多的折中方案。通常，需要優(yōu)先考慮對于那些對信號的完整性要求比較高的。畫PCBPCB來說可靠性就會(huì)更高。EDA工具里要設(shè)置好里設(shè)置好拓?fù)浣Y(jié)構(gòu)和相關(guān)約束。BGA引腳突圍，將ADDR/CMD/CNTRLDQ/DQS/DM于所有這些分組操作，為了盡可能少的信號交叉，一些獨(dú)立的管腳也許會(huì)被交換到其它區(qū)域布線。由串?dāng)_仿真的結(jié)果可知，盡量減少短線（stubs）長度。通常，短線（stubs)是可以被削BGA焊盤和存儲(chǔ)器焊盤之間也許只需要兩段的走線就可以實(shí)現(xiàn)了，但是此走線必須要很細(xì)，那么就提高了PCB有的走線都只需要兩段的，除非使用微小的過孔和盤中孔的技術(shù)。最終，考慮到信號完整性的容差和成本，可能選擇折中的方案。Vref的去耦電容靠近VrefSDRAMVDD的去耦電容需要靠近器件擺放。小電容值的去耦電容需要更靠近器件擺放。正確的去耦設(shè)計(jì)中，并不是所有的去耦電容都是靠近器件擺放的。所有的去耦電容的管腳都需要扇出后走線，這樣可以減少阻抗，通常，兩端段的扇出走線會(huì)垂直于電容布線。當(dāng)切換平面層時(shí)，盡量做到長度匹配和加入一些地過孔，這些事先應(yīng)該在EDA行很好的仿真。通常，在時(shí)域分析來看，差分線里的兩根線的要做到延時(shí)匹配，保證其誤差在+/-2ps，而其它的信號要做到+/-10ps。9.DIMMPCBDIMMDIMMDIMMDIMMADDR/CMD/CNTRL所采用的拓?fù)浣Y(jié)構(gòu)里，帶有少的短線菊花鏈拓?fù)浣Y(jié)構(gòu)和樹形拓?fù)浣Y(jié)構(gòu)是適用的。10.案例上面所介紹的相關(guān)規(guī)則，在DDR2PCBDDR3PCBDDR3-DIMMPCB里，都已經(jīng)得到MOSAIDDDR2DDR3SIIBISMICRONTecDDR3SDRAM1333Mbps1600Mbps下的。對于不帶緩存的模型是來自MicronTechnology，下面所有的波形都是采用通常的測試方法，且是在SDRAMdie26層板里，只在TOP和BOTTOM層進(jìn)行了布線，SDRAM以菊花鏈的方式所構(gòu)成。而在DIMM的案例里，只有一個(gè)不帶緩DIMM9-11是對TOP/BOTTOM層布線的一個(gè)閃照圖和信號完整性仿真圖。9:TOPBOTTOMDDR3的仿真波形（ADDRESSCLOCKDATADQS0MHz1600Mbps）10:只有在TOP和BOTTOMDDR2的仿真波形（ADDRESSCLOCKDATAD