數(shù)電110章自測題及答案

第一章緒論一、填空題1、依據(jù)集成度的不一樣，數(shù)字集成電路分位以下四類：小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路、超大規(guī)模集成電路。2、二進制數(shù)是以2為基數(shù)的計數(shù)體系，十六體系數(shù)是以16為基數(shù)的計數(shù)體系。3、二進制數(shù)只有0和1兩個數(shù)碼，其計數(shù)的基數(shù)是2，加法運算的進位規(guī)則為逢二進一。4、十進制數(shù)變換為二進制數(shù)的方法是：整數(shù)部分用除2取余法，小數(shù)部分用乘2取整法，十進制數(shù)23.75對應(yīng)的二進制數(shù)為10111.11。5、二進制數(shù)變換為十進制數(shù)的方法是各位加權(quán)系數(shù)之和，二進制數(shù)10110011對應(yīng)的十進制數(shù)為179。6、用8421BCD碼表示十進制時，則每位十進制數(shù)可用四位二進制代碼表示，其位權(quán)值從高位到低位挨次為8、4、2、1。7、十進制數(shù)25的二進制數(shù)是11001，其對應(yīng)的8421BCD碼是00100101。8、負數(shù)補碼和反碼的關(guān)系式是：補碼=反碼+1。9、二進制數(shù)+1100101的原碼為01100101，反碼為01100101，補碼為01100101。-1100101的原碼為11100101，反碼為10011010，補碼為10011011。10、負數(shù)-35的二進制數(shù)是-100011，反碼是1011100，補碼是1011101。二、判斷題1、二進制數(shù)有0~9是個數(shù)碼，進位關(guān)系為逢十進一。（）2、格雷碼為無權(quán)碼，8421BCD碼為有權(quán)碼。（√）3、一個n位的二進制數(shù)，最高位的權(quán)值是2^n+1。（√）4、十進制數(shù)證書變換為二進制數(shù)的方法是采納“除2取余法”。（√）5、二進制數(shù)變換為十進制數(shù)的方法是各位加權(quán)系之和。（√）6、關(guān)于二進制數(shù)負數(shù)，補碼和反碼同樣。（）7、有時也將模擬電路稱為邏輯電路。（）8、關(guān)于二進制數(shù)正數(shù)，原碼、反碼和補碼都同樣。（√）9、十進制數(shù)45的8421BCD碼是101101。（）10、余3BCD碼是用3位二進制數(shù)表示一位十進制數(shù)。（）三、選擇題1、在二進制技術(shù)系統(tǒng)中，每個變量的取值為（A）A、0和1B、0~7C、0~10D、0~F2、二進制權(quán)值為（B）A、10的冪B、2的冪C、8的冪D、16的冪3、連續(xù)變化的量稱為（B）A、數(shù)字量B、模擬量C、二進制量D、16進制量4、十進制數(shù)386的8421BCD碼為（B）A、001101110110B、001110000110C、D、5、在以下數(shù)中，不是余3BCD碼的是（C）A、1011B、0111C、0010D、10016、十進制數(shù)的權(quán)值為（D）A、2的冪B、8的冪C、16的冪D、10的冪7、負二進制數(shù)的補碼等于（D）A、原碼B、反碼C、原碼加1D、反碼加18、算術(shù)運算的基礎(chǔ)是（A）A、加法運算B、減法運算C、乘法運算D、除法運算9、二進制數(shù)-1011的補碼是（D）A、00100B、00101C、10100D、1010110、二進制數(shù)最高有效位（MSB）的含義是（A）A、最大權(quán)值B、最小權(quán)值C、主要有效位D、中間權(quán)值第二章邏輯代數(shù)基礎(chǔ)一、填空題1、邏輯代數(shù)中三種最基本的邏輯運算是與運算、或運算、非運算。2、邏輯函數(shù)的五種表示方法是：真值表、邏輯函數(shù)式、邏輯圖、卡諾圖、波形圖。3、邏輯代數(shù)中的三條重要規(guī)則是代入規(guī)則、反演規(guī)則、對偶規(guī)則。4、由n個變量構(gòu)成邏輯函數(shù)的所有最小項有2n個，4變量卡諾圖由16（24）個小方格構(gòu)成。5、邏輯函數(shù)表達式有標準與-或和標準或-與兩種標準形式。6、最簡與-或表達式的標準是：與項個數(shù)最小、每個與響變量數(shù)最少。7、化簡邏輯函數(shù)的主要方法有：代數(shù)（公式）化簡法、卡諾圖（圖形）化簡法。8、最小項表達式又稱標準與-或表達式，最大項表達式又稱為標準或-與表達式。二、判斷題1、邏輯變量和邏輯函數(shù)的取值只有0和1兩種可能。（√）2、邏輯函數(shù)Y=ABCD的與-或表達式是Y=(A+B)(C+D)。（×）3、邏輯函數(shù)Y=A+BC又可寫成Y=（A+B）（A+C）。（√）4、用卡諾圖化簡邏輯函數(shù)時，歸并相鄰項的個數(shù)為偶數(shù)個最小項。（×）5、邏輯函數(shù)Y最小項表達式中缺乏的編號就是邏輯函數(shù)Y最大項的編號。（√）6、實現(xiàn)邏輯函數(shù)Y=ABCD可用一個4輸入或門。（√）7、與非門的邏輯功能是：輸入有0時，輸出為0；只有輸入都為1，輸出才為1。（×）8、當X·Y=1+Y時，則X=1、Y=1。（√）三、選擇題1、標準與-或表達式是（B）A、與項相或的表達式B、最小項相或的表達式C、最大項相與的表達式D、或項相與的表達式2、標準或-與表達式是（C）A、與項相或的表達式B、最小項相或的表達式C、最大項相與的表達式D、或項相與的表達式3、一個輸入為A、B的兩輸入端與非門，為保證輸出低電平，要求輸入為（D）A、A=1、B=0B、A=0、B=1C、A=0、B=0D、A=1、B=14、要使輸入為A、B的兩輸入或門輸出低電平，要求輸入為（C）A、A=1、B=0B、A=0、B=1C、A=0、B=0D、A=1、B=15、n個變量的邏輯函數(shù)所有最大項有（C）A、n個B、2n個C、2n個D、2n-1個6、實現(xiàn)邏輯函數(shù)YABCD需用（B）A、兩個與非門B、三個與非門C、兩個或非門D、三個或非門第三章集成邏輯門電路一、填空題1、在數(shù)字邏輯電路中，三極管工作在飽和狀態(tài)和截止狀態(tài)。2、和TTL門電路對比，CMOS門電路的長處為靜態(tài)功耗小、噪聲容限大、輸入電阻高。3、TTL與非門輸出低電平常，帶灌電流負載，輸出高電平常，帶拉電流負載。4、三態(tài)輸出門輸出的三個狀態(tài)分別為高阻、高電平、低電平。5、和TTL門電路對比，I2L門電路的主要長處是集成度高、功耗小、質(zhì)量因數(shù)好。6、某TTL與非門的延緩時間tPLH=15ns、tPHL=10ns，輸出信號為占空比q=50%的方波，則該方波的頻次不得高于40MHZ。7、TTL與非門剩余輸入端的連結(jié)方法為接高電平（或VCC）、懸空、和實用輸入端并接。8、TTL或非門剩余輸入端的連結(jié)方法為接地（低電平），和實用輸入端并接。9、漏極開路門（OD門）使用時，輸出端與電源之間應(yīng)外接負載電阻。10、HCMOS系列門電路的工作速度與TTL門電路的74LS系列相當，CT74HCT系列能與TTL門電路互相兼容。二、判斷題1、二輸入端與非門的一個輸入端接高電平常，可構(gòu)成反相器。（√）2、異或門一個輸入端接高電平常，可構(gòu)成反相器。（√）3、同或門一個輸入端接低電平常，可構(gòu)成反相器。（√）4、二輸入端或非門的一個輸入端接低電平常，可構(gòu)成反相器。（√）5、CMOS與非門輸入端懸空時，相當于輸入高電平。（）6、與非門輸出低電平常，接拉電流負載。（）7、ECL門電路的工作頻次比其余集成電路都高。（√）8、多個集電極開路門（OC門）輸出端并聯(lián)且經(jīng)過電阻接電源時，可實現(xiàn)線與。（√）9、CMOS傳輸門可輸出高阻、高電平、低電平。（√）10、電源電壓同樣時，TTL與非門的抗擾亂能力比CMOS與非門強。（）三、選擇題1、二輸入端的與門一個輸入端高電平，另一個輸入信號時，則輸出與輸入信號的關(guān)系是（A）A、同相B、反相C、高電平D、低電平2、TTL與非門帶同類門電路灌電流負載個數(shù)增加時，其輸出低電平（B）A、不變B、上漲C、降落3、要使輸出的數(shù)字信號和輸入的反相，應(yīng)采納（C）A、與門B、或門C、非門D、傳輸門4、異或門一個輸入端接高電平，另一個輸入信號時，則輸出與輸入信號的關(guān)系是（D）A、高電平B、低電平C、同相D、反相5、二輸入端的或門一個輸入端接低電平，另一個輸入端接入脈沖信號時，則輸出與輸入信號的關(guān)系是（A）A、同相6、已知輸入

A、B

B、反相和輸出Y的波形如圖

C、高電平D、低電平3.1所示，能實現(xiàn)此波形的門電路是（

D）A、與非門B、或非門C、異或門D、同或門7、已知輸入A、B和輸出Y的波形圖如圖3.2所示，能實現(xiàn)此波形的門電路是（C）A、與非門B、或非門C、異或門D、同或門8、、已知輸入A、B和輸出Y的波形圖如圖3.3所示，能實現(xiàn)此波形的門電路是（A）A、與非門B、或非門C、異或門D、同或門第四章組合邏輯電路一、填空題1、組合邏輯電路的特色是輸出狀態(tài)只與輸入信號相關(guān)，和電路原有狀態(tài)沒關(guān)，其基本單元電路是門電路。2、編碼器是對輸入信號進行編碼的電路，優(yōu)先編碼器只對優(yōu)先級別最高的輸入信號進行編碼。3、輸入3位二進制代碼的二進制譯碼器應(yīng)有8個輸出端，共輸出8個最小項。如用輸出低電平有效的3線-8線譯碼器實現(xiàn)3個邏輯函數(shù)時，需用3個與非門。4、8選1數(shù)據(jù)選擇器在所有輸入數(shù)據(jù)都為1時，其輸出標準與或表達式共有8個最小項。5、數(shù)據(jù)選擇器只好用來實現(xiàn)單輸出邏輯函數(shù)，而二進制譯碼器不只可用來實現(xiàn)單輸出邏輯函數(shù)，并且還能夠用來實現(xiàn)多輸出邏輯函數(shù)。6、8位二進制串行進位加法器由8個全加器構(gòu)成，可達成8位二進制數(shù)相加。7、數(shù)值比較器的功能是用以比較兩組二進制數(shù)的大小或相等的電路，當輸入二進制數(shù)A=1111和B=1101時，則它們比較的結(jié)果為A>B。8、4線-七段譯碼器/驅(qū)動器輸出高電平有效時，用來驅(qū)動共陰極數(shù)碼管；如輸出低電平有效時，用來驅(qū)動共陽極數(shù)碼管。9、剖析組合邏輯電路時，一般依據(jù)邏輯圖寫出輸出邏輯函數(shù)表達式；設(shè)計組合邏輯電路時，依據(jù)設(shè)計列出真值表（功能表），再寫出輸出邏輯函數(shù)表達式。10、在組合邏輯電路中，除去競爭冒險現(xiàn)象主要方法有加選通脈沖、輸出端并接濾波電路、改正設(shè)計增添冗余項。二、判斷題1、組合邏輯電路所有由門電路構(gòu)成。（√）2、組合邏輯電路只有多輸出端，沒有單輸出端的。（）3、優(yōu)先編碼器只對多個輸出編碼信號中優(yōu)先權(quán)最高的信號進行編碼（√）4、譯碼器的作用就是將輸入的代碼譯成特定信號輸出。（√）5、顯示譯碼器主要由編碼器和驅(qū)動電路構(gòu)成。（√）6、全加器只好用于對兩個1位二進制數(shù)相加。（）7、數(shù)據(jù)選擇器依據(jù)地點碼的不一樣從多路輸入數(shù)據(jù)中選擇此中一路數(shù)據(jù)輸出。（√）8、數(shù)值比較器是用于比較兩組二進制數(shù)大小的電路。（）9、加法器是用于對兩組二進制進行比較的電路。（）10、組合邏輯電路在沒有競爭時會產(chǎn)生冒險。（）三、選擇題1、剖析組合邏輯電路的目的是要獲?。˙）A、邏輯電路圖B、邏輯電路的功能C、邏輯函數(shù)式D、邏輯電路的真值表2、設(shè)計組合邏輯電路的目的是要獲?。ˋ）A、邏輯電路圖B、邏輯電路的功能C、邏輯函數(shù)式D、邏輯電路的真值表3、二-十進制編碼器的輸入編碼信號應(yīng)有（D）A、2個B、4個C、8個D、10個4、和4位串行進位加法器對比，使用4位超行進位加法器的目的是（B）A、達成4位加法運算B、提升加法運算速度C、達成串并行加法運算D、達成加法運算自動進位5、將一個輸入數(shù)據(jù)送到多路輸出指定通道上的電路是（A）A、數(shù)據(jù)分派器B、數(shù)據(jù)選擇器C、數(shù)據(jù)比較器D、編碼器6、從多個輸入數(shù)據(jù)中此中一個輸出的電路是（B）A、數(shù)據(jù)分派器B、數(shù)據(jù)選擇器C、數(shù)據(jù)比較器D、編碼器7、4線-10線譯碼器如輸入狀態(tài)只有Y2=0，其余輸出均為1，則它的輸入狀態(tài)為（C）A、0011B、1000C、0010D、10018、為使3線-8線譯碼器CT74LS138能正常工作，使能端STASTBSTC的電平應(yīng)取（C）A、111B、011C、100D、1019、能對二進制數(shù)進行比較的電路是（A）A、數(shù)據(jù)比較器B、數(shù)據(jù)分派器C、數(shù)據(jù)選擇器D、編碼器10、輸入n位二進制代碼的二進制譯碼其，輸出端個數(shù)為（C）A、n2個B、n個C、2n個D、2n個第五章集成觸發(fā)器一、填空題1、觸發(fā)器有兩個互補輸出端Q和Q，當Q=0、Q=1時，觸發(fā)器處于0狀態(tài)；當Q=1、Q=0時，觸發(fā)器處于1狀態(tài)，可見，觸發(fā)器的狀態(tài)是指Q端的狀態(tài)。2、在同步RS觸發(fā)器的特征方程中，拘束條件為RS=0，說明這兩個輸入信號不可以同時為1。3、觸發(fā)器擁有兩個穩(wěn)固狀態(tài)，在外信號作用下這兩個穩(wěn)固狀態(tài)可互相變換。4、基本RS觸發(fā)器有置1、置0、保持三種可使用的功能。關(guān)于由與非門構(gòu)成的基本RS觸發(fā)器，在RD=1、SD=0時，觸發(fā)器置1；在RD=1、SD=1時，觸發(fā)器保持；在RD=0、SD=1時，觸發(fā)器置0；不一樣意RD=0、SD=0存在，清除這類狀況出現(xiàn)的拘束條件是RD+SD=1。5、由或非門構(gòu)成的基本RS觸發(fā)器，在RD=0、SD=1時，觸發(fā)器置1；在RD=1、SD=0時，觸發(fā)器置0；在RD=0、SD=0時，觸發(fā)器保持；不一樣意RD=1、SD=1存在，清除這類狀況出現(xiàn)的拘束條件是RDSD=0。6、邊緣JK觸發(fā)器擁有置1、置0、保持、計數(shù)（翻轉(zhuǎn)）功能，其特征方程為Qn1JQnKQ。關(guān)于擁有異步置0端RD和置1端SD的TTL邊緣JK觸發(fā)器，在RD=1、SD=1時，要使nQn，則要求J=0、K=0；如要使Qn11，則要Qn1Q要求J=1、K=1；如要使Qn1求J=1、K=0；如要使Qn10，則要求J=0、K=1。7、保持堵塞D觸發(fā)器擁有置0和置1功能，其特征方程為Qn1D。如將輸入端D和輸出端Q相連，則D觸發(fā)器處于計數(shù)（翻轉(zhuǎn)）狀態(tài)。8、觸發(fā)器擁有2個穩(wěn)固狀態(tài)，它可儲存1位二進制信息。如要儲存8位二進制信息時，需要8個觸發(fā)器。二、判斷題1、由與非門構(gòu)成的基本

RS觸發(fā)器在

RD=1、SD=0時，觸發(fā)器置

1。

（√）2、由或非門構(gòu)成的基本RS觸發(fā)器在RD=1、SD=0時，觸發(fā)器置1。（）3、同步D觸發(fā)器在CP=1時期，D端輸入信號變化時，對輸出Q端的狀態(tài)沒有影響。（）4、同步JK觸發(fā)器在CP=1時期，J、K端輸入信號發(fā)生變化時，對輸出Q端的狀態(tài)相應(yīng)發(fā)生變化。（√）5、邊緣JK觸發(fā)器在CP=1時期，J、K端輸入信號變化時，對輸出Q端的狀態(tài)沒有影響。（√）6、邊緣JK觸發(fā)器在輸入J=1、K=1，時鐘脈沖的頻次為64kHz時，則輸出Q端的脈沖頻次為32kHz。（√）7、擁有低電平有效的異步置

0端RD和置

1端

SD

的TTL

邊緣

JK

觸發(fā)器，在

RD=0、

SD=1時，只好被置0，與J、K端輸入信號沒關(guān)系。（√）8、保持堵塞D觸發(fā)器在輸入D=1時，輸入時鐘脈沖CP上漲沿后，觸發(fā)器只好翻到1狀態(tài)。（√）三、選擇題1、要使由與非門構(gòu)成的基本RS觸發(fā)器保持原狀態(tài)不變，RD和SD端輸入的信號應(yīng)?。–）A、RD=SD=0B、RD=0、SD=1C、RD=SD=1D、RD=1、SD=02、要使由或非門構(gòu)成的基本RS觸發(fā)器保持原狀態(tài)不變，RD和SD端輸入的信號應(yīng)取（A）A、RD=SD=0B、RD=0、SD=1C、RD=SD=1D、RD=1、SD=03、在以下觸發(fā)器中，沒有拘束條件的是（D）A、基本RS觸發(fā)器B、同步RS觸發(fā)器C、主從RS觸發(fā)器D、邊緣觸發(fā)器4、保持堵塞D觸發(fā)器在時鐘CP上漲沿的到來前D=1，而在CP上漲沿到來此后D變成0，則觸發(fā)器狀態(tài)為（B）A、0狀態(tài)B、1狀態(tài)C、狀態(tài)不變D、狀態(tài)不確立5、降落沿觸發(fā)的邊緣JK觸發(fā)器在時鐘脈沖CP降落沿到來前J=1、K=0，而在CP降落沿到來以后變成J=0、K=1，則觸發(fā)器狀態(tài)為（B）A、0狀態(tài)B、1狀態(tài)C、狀態(tài)不變D、狀態(tài)不確立6邊緣觸發(fā)器只好用（B）A、電平觸發(fā)B、邊緣觸發(fā)C、正脈沖觸發(fā)D、負脈沖觸發(fā)7、降落沿觸發(fā)的邊緣JK觸發(fā)器CT74LS112的RD=1、SD=1，且J=1、K=1時，如輸入時鐘脈沖的頻次為110kHz的方波，，則Q端輸出脈沖的頻次為（C）B、220kHzB、110kHzC、55kHzD、27.5kHz8、要將保持堵塞D觸發(fā)器CT74LS74輸出Q置為低電平0時，則輸入為（D）A、D=0，RD=1、SD=1，輸入CP負躍變B、D=1，RD=1、SD=1，輸入CP正躍變C、D=1，RD=1、SD=0，輸入CP正躍變D、D=1，RD=0、SD=1，輸入CP正躍變第六章時序邏輯電路1、時序邏輯電路由組合邏輯電路和儲存電路兩部分構(gòu)成，此中儲存電路必不行少。2、描繪同步時序邏輯電路的三組方程分別是：輸出方程、驅(qū)動方程、狀態(tài)方程。3、在同步時序邏輯電路中，所有觸發(fā)器的時鐘端都連在一同接同一個時鐘信號源；在異步時序邏輯電路中，不是所有觸發(fā)器的時鐘cp端都連在同一個時鐘信號源。4、在計時器中，循環(huán)工作的狀態(tài)稱為有效狀態(tài)，如進入無效狀態(tài)時，持續(xù)輸入時鐘脈沖后，能自動返回有效狀態(tài)，稱為能自啟動。5、集成計數(shù)器的清零方式分為：同步清零和異步清零；置數(shù)方式分為同步置數(shù)和異步置數(shù)。所以，集成計數(shù)器構(gòu)成隨意進制計數(shù)器的方法有反應(yīng)清零和反應(yīng)置數(shù)法兩種。6、由4個觸發(fā)器構(gòu)成的4位二進制加法計數(shù)器共有16個有效計數(shù)狀態(tài)，其最大計數(shù)值為15。7、3.2MHz的脈沖信號經(jīng)一級10分頻后輸出為320kHz，再經(jīng)一級8分頻后輸出為40kHz，最后經(jīng)16分頻后輸出2.5kHz。8、用以臨時寄存數(shù)碼的數(shù)字邏輯零件，稱為寄存器，依據(jù)作用的不一樣可分為基本寄存器和移位寄存器兩大類。移位寄存器又分為左移位寄存器、右移位寄存器和雙移位寄存器。9、4位移位寄存器可寄存4個數(shù)碼，如將這些數(shù)碼所有從串行輸出端輸出時，需輸入4個移位脈沖。10、次序脈沖發(fā)生器是用來產(chǎn)生一組依據(jù)預(yù)先規(guī)定的次序脈沖。二、判斷題1、時序邏輯電路是由觸發(fā)器和組合邏輯電路構(gòu)成。（對）2、和異步計數(shù)器對比，同步計數(shù)器的明顯長處是工作頻次高。（對）3、如時序邏輯電路中的儲存電路受一致的時鐘脈沖控制，則為同步時序邏輯電路。（對）4、4位二進制計數(shù)器是一個十五分頻電路。（錯）5、同步計數(shù)器和異步計數(shù)器級聯(lián)后仍為同步計數(shù)器。（錯）6、同步時序邏輯電路的剖析方法和異步時序邏輯電路的剖析方法完整同樣。（錯）7、構(gòu)成異步二進制計數(shù)器的各個觸發(fā)器一定擁有翻轉(zhuǎn)功能。（對）8、十進制計數(shù)器只有8421BCD碼一種編碼方式。（錯）9、因為每個觸發(fā)器有兩個穩(wěn)固狀態(tài)，所以，寄存8位二進制數(shù)時需4個觸發(fā)器（錯）10、雙向移位寄存器不行能同時履行左移和右移功能。（對）三、選擇題1、時序邏輯電路的主要構(gòu)成電路是（B）A、與非門和或非門B、觸發(fā)器和組合邏輯電路C、施密特觸發(fā)器和組合邏輯電路D、整形電路和多諧振蕩電路2、假如將邊緣D觸發(fā)器的Q非端和D端相連，則Q端輸出脈沖的頻次為輸入時鐘脈沖CP的（A）A、二分頻B、二倍頻C、四倍頻D、不變3、一個三進制計數(shù)器和一個八進制計數(shù)器串接起來后最大計數(shù)值為（C）3*8-1A、5B、19C、23D、314、由4個觸發(fā)器構(gòu)成的計數(shù)器，狀態(tài)利用率最高的是（D）A、十進制計數(shù)器B、扭環(huán)形計數(shù)器C、環(huán)形計數(shù)器D、二進制計數(shù)器5、由兩個模數(shù)分別為M、N的計數(shù)器級聯(lián)成的計數(shù)器，其總的模數(shù)為（C）A、M+NB、M-NC、M*ND、M/N6、利用集成計數(shù)器的同步清零功能構(gòu)成N進制計數(shù)器時，寫二進制代碼的數(shù)是（C）A、2NB、NC、N-1D、N+17、利用集成計數(shù)器的異步置數(shù)功能構(gòu)成N進制計數(shù)器時，寫二進制代碼的數(shù)是（B）A、2NB、NC、N-1D、N+18、加/減計數(shù)器的功能是（D）、既能進行同步計數(shù)又能進行異步計數(shù)B、既能進行二進制計數(shù)又能進行十進制計數(shù)C、加法計數(shù)和減法計數(shù)同時進行D、既能進行加法計數(shù)又能進行減法計數(shù)9、由上漲沿D觸發(fā)器構(gòu)成異步二進制減法計數(shù)器時、最低位觸發(fā)器CP端接時鐘脈沖，其他各觸發(fā)器CP端應(yīng)接（A）A、相鄰低位觸發(fā)器Q端B、相鄰低位觸發(fā)器Q非端C、相鄰高位觸發(fā)器Q端D、相鄰高位觸發(fā)器Q非端10、由上漲沿D觸發(fā)器構(gòu)成左移位寄存器時，最右端觸發(fā)器D端接左移串行輸入數(shù)據(jù)，其他觸發(fā)器D端應(yīng)接（C）A、相鄰左端觸發(fā)器Q端B、相鄰左端觸發(fā)器Q非端C、相鄰右端觸發(fā)器Q端D、相鄰右端觸發(fā)器Q非端第七章課后部分答案一、填空題1、施密特觸發(fā)器可將輸入變化遲緩的信號換成矩形脈沖信號輸出，它的典型應(yīng)用有：波形變換、脈沖整形、幅度鑒識。2、施密特觸發(fā)器有兩個閾值電壓，分別是，正向閾值電壓和反向閾值電壓，它們之間的差值稱為：回差電壓UT3、555準時器的典型應(yīng)用有三種，它們分別是：施密特觸發(fā)器，單端穩(wěn)態(tài)觸發(fā)器，多諧振蕩器。4、以知555準時器構(gòu)成的施密特觸發(fā)器的VCC=9v,則UT=6V，UT-=3v,UT=3v5、用555準時器構(gòu)成單穩(wěn)態(tài)觸發(fā)器時，其置0端/RD一定接高電位，往常接到VCC.6、單穩(wěn)態(tài)觸發(fā)器輸出的脈沖的頻次和觸發(fā)器的頻次同樣，其輸出脈沖寬度TW與R、C的值成正比。7、在555準時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器中，輸出脈沖寬度TW=1.1RC8、555準時器構(gòu)成的多諧振蕩器只有兩個暫穩(wěn)態(tài)，其輸出脈沖的周期T=0.7（R1+R2），輸出的脈沖寬度TW=0.7（R1+R2C9、555準時器構(gòu)成的多諧振蕩器工作在振蕩狀態(tài)時，直接置端/RD應(yīng)接VCC，假如要求停止振蕩時，/RD端應(yīng)接低電平。10、和一般多諧振蕩器對比，石英晶體多諧振蕩器的突出長處是振蕩頻次穩(wěn)固。二、判斷題1、施密特觸發(fā)器可將輸入的模擬信號變換成矩形脈沖輸出（對）2、施密特觸發(fā)器可將輸入寬度不一樣的脈沖變換成寬度切合要求的脈沖輸出.(錯)3、單穩(wěn)態(tài)觸發(fā)器可將輸入的隨意波形變換長寬度切合要求的脈沖輸出。（錯）4、在555準時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器中加大負觸發(fā)脈沖的寬度能夠增大輸出脈沖的寬度（錯）5、單穩(wěn)態(tài)觸發(fā)器能夠作時鐘脈沖信號資源使用。（錯）6、在由555準時器構(gòu)成的多諧振蕩器中，電源電壓VCC不變，減小控制電壓UCO時，振蕩頻次會高升。（對）7、在由555準時器構(gòu)成的多諧振蕩器中，控制電壓UCO不變，增大電源電壓VCC時，振蕩頻次會高升。（對）8、改變多諧振蕩器外接電阻R和電容C的大小，能夠改變輸出脈沖的頻次。（對）9、采納石英晶體多諧振蕩器能夠獲取穩(wěn)固的矩形脈沖信號。（對）10、單穩(wěn)態(tài)觸發(fā)器有兩個暫穩(wěn)態(tài)。（錯）三、選擇題1、施密特觸發(fā)器用于整形時，輸入信號最大幅度應(yīng)（A）A大與UT+B小于UT+C大于UT-D小于UT-]2、用于將輸入變化的遲緩的信號變換成矩形脈沖的電路是（C）A單穩(wěn)態(tài)觸發(fā)器B多諧振蕩器C施密特觸發(fā)器D觸發(fā)器3、單穩(wěn)態(tài)觸發(fā)器輸出的脈沖寬度的時間為（B）A穩(wěn)態(tài)時間B暫穩(wěn)態(tài)時間C暫穩(wěn)態(tài)時間時間的0.7倍D暫穩(wěn)態(tài)和穩(wěn)態(tài)的時間和。4、假如寬度不等的脈沖信號變換成寬度切合要求的脈沖信號時，應(yīng)采納（A）A單穩(wěn)態(tài)觸發(fā)器B施密特觸發(fā)器C觸發(fā)器D多諧振蕩器5、假如單穩(wěn)態(tài)觸發(fā)器輸入觸發(fā)脈沖的頻次為10KHZ，則輸出的脈沖的頻次為（B）A5kHzB10KHZC20KHZD40KHZ6、要使555準時器構(gòu)成的多諧振蕩器停止振蕩，應(yīng)使（D）ACO端接高電平BGND端接低電平C/RD端接高電平D/RD端接低電平7、要使555準時器構(gòu)成的多諧振蕩器停止振蕩，應(yīng)使（C）A/RD端接高電平BCO端接電容0.01UFCGND端接高電平DGND端接低電平8、為了獲取輸出頻次特別穩(wěn)固的脈沖信號，應(yīng)采納(C)A對稱的多諧振蕩器B555準時器構(gòu)成的多諧振蕩器C石英晶體振蕩器D單穩(wěn)態(tài)觸發(fā)器9、為了提升555準時器的構(gòu)成的多諧振蕩器的振蕩頻次、外接R、C應(yīng)為（B）同時增大R、C值B同時減小R、C的值C同比增大R值減C值D同比減小R值增大C值10.在集成單穩(wěn)態(tài)觸發(fā)器中，假如要求電路電路在進入暫穩(wěn)態(tài)的時期可再次被觸發(fā)時，應(yīng)采納（C）555準時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器集成單穩(wěn)態(tài)觸發(fā)器CT74121集成單穩(wěn)態(tài)觸發(fā)器CT74HC121改變單穩(wěn)態(tài)觸發(fā)器的R和C值第八章課后部分答案一、填空題1、D/A2、倒T

變換器用來將輸入的數(shù)字量轉(zhuǎn)為模擬量輸出。形電阻網(wǎng)絡(luò)D/A的變換器中，電阻網(wǎng)絡(luò)中的電阻值只有

R、2R

兩種；各節(jié)點的對地等效電阻均為

R。3、和電阻網(wǎng)絡(luò)的4、電阻網(wǎng)絡(luò)D/A此中電阻網(wǎng)絡(luò)為

D/A轉(zhuǎn)變器對比，權(quán)電流D/A轉(zhuǎn)變器的主要長處是變換精度高。變換器主要由電阻網(wǎng)絡(luò)、電子模擬開關(guān)、乞降運算放大器三部分構(gòu)成，D/A的轉(zhuǎn)變器的核心。5、A/D變換器用來將輸入的模擬量轉(zhuǎn)為數(shù)字量輸出。6、在A/D變換器中，量化單位是指輸入最小數(shù)字量對應(yīng)的模擬電壓。7、A/D變換的四個步驟是：取樣、保持、量化、編碼。取樣脈沖的頻次應(yīng)大于輸入模擬信號的頻譜中最高頻次重量頻次的2倍。8、雙積分型A/D的變換器的是在固定的時間間隔內(nèi)對輸入模擬電壓進行積分。和其余的A/D變換器的對比，他的長處是：變換精度高、抗擾亂能力強、主要弊端是：工作速度底下。二、判斷題1、在D/A變換器的中，輸入數(shù)字量位數(shù)越多，輸出的模擬電壓越靠近實質(zhì)的模擬電壓。（對）2、R-2R倒T形的電阻網(wǎng)絡(luò)D/A變換器的變換精度比權(quán)電阻網(wǎng)絡(luò)的D/A的變換器高。(對)3、在D/A變換器中變換偏差是完整能夠除去的。(錯)4、在A/D變換器中，量化單位越小，變換精度越差。5、在A/D變換器中，輸出的數(shù)字量位數(shù)越多，量化偏差越小。（錯）6、在A/D變換器中，量化偏差數(shù)是不可以夠的除去的。（對）7、D/A變換器的是將輸入的模擬量變換數(shù)字量。（對）8、雙積分型A/D變換器的主要長處是工作穩(wěn)固，抗擾亂能力強、變換精度高。（對）三、選擇題1、R-2R倒T形電阻網(wǎng)絡(luò)D/A變換器中的電阻值為（B）A分別值BR和2RC2R和3RDR和1/2R2、將輸入的數(shù)字量變換成與之正比的模擬量輸出的電路是（C）AROMBRAMCD/A變換器DA/D變換器3、D/A變換器中的運算放大器輸入和輸出信號為（D）A二進制代碼和電流BA二進制代碼和電壓C模擬電壓和電流D電流和模擬電壓4、雙積分型A/D變換器輸出的數(shù)字量和輸入的模擬量關(guān)系為（A）A正比B反比C平方D沒關(guān)5、依據(jù)取樣定理，取樣脈沖的頻次為（B）A小于模擬信號的頻譜的最高的頻次的一半B大于模擬信號的頻譜的最高的頻次的兩倍C小于模擬信號的頻譜的最低的頻次的一半]D大于模擬信號