基于FPGA 的數(shù)據(jù)采集系統(tǒng)設(shè)計-設(shè)計應(yīng)用

精品文檔-下載后可編輯基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計-設(shè)計應(yīng)用摘要：結(jié)合高速FPGA的特點,設(shè)計了一套數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)以FPGA作為采集系統(tǒng)的,應(yīng)用FPGA的內(nèi)部邏輯實現(xiàn)時序控制,對數(shù)據(jù)進(jìn)行采集、顯示,并將處理后的結(jié)果通過USB口傳輸?shù)缴衔粰C(jī)。該系統(tǒng)具有電路結(jié)構(gòu)簡單、功耗低等優(yōu)點,可用于溫度、壓力等傳感器信息以及電壓、電流的數(shù)據(jù)采集。

1引言

在科學(xué)技術(shù)研究和工業(yè)生產(chǎn)的各行業(yè)中,常常需要對各種數(shù)據(jù)進(jìn)行采集,如液位、溫度、壓力、頻率等信息的采集。隨著數(shù)字技術(shù)的發(fā)展,一些高性能的FPGA(FieldProgrammableGateArray)和高速的A/D應(yīng)用于數(shù)據(jù)采集系統(tǒng)中,大大提高了系統(tǒng)的測量精度、數(shù)據(jù)采集處理速度、數(shù)據(jù)傳輸速度等。本文設(shè)計了一種應(yīng)用EP1K10TC100FPGA和單片機(jī)的數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)具有數(shù)據(jù)采集速度高、功耗低、數(shù)據(jù)傳輸方便等優(yōu)點。

2設(shè)計設(shè)計

基于FPGA的數(shù)據(jù)采集系統(tǒng)的總體功能模塊如下圖1所示。系統(tǒng)有由FPGA、串行被動配置模塊、USB通信模塊、電源模塊、顯示模塊、模數(shù)轉(zhuǎn)換模塊、數(shù)模轉(zhuǎn)換模塊等幾個模塊組成。

主控芯片采用ACEX1K系列的EP1K10TC100-3。ACEX系列是當(dāng)今AlteraCPLD中應(yīng)用前景的器件系列之一[1,2]，該系列的FPGA由邏輯陣列塊LAB（Logicarrayblock）、嵌入式陣列塊EAB（embeddedarrayblock）、快速互聯(lián)以及IO單元構(gòu)成，每個邏輯陣列塊包含8個邏輯單元LE（logicelement）和一個局部互聯(lián)。每個邏輯單元則由一個4輸入查找表（LUT）、一個可編程觸發(fā)器、快速進(jìn)位鏈、級連鏈組成，多個LAB和多個EAB則可通過快速通道互相連接[3]。EAB是ACEX系列器件在結(jié)構(gòu)設(shè)計上的一個重要部件，他是輸入端口和輸出端口都帶有觸發(fā)器的一種靈活的RAM塊，其主要功能是實現(xiàn)一些規(guī)模不太大的FIFO、ROM、RAM和雙端口RAM等。

3系統(tǒng)硬件設(shè)計與實現(xiàn)

3.1數(shù)據(jù)采集模塊

系統(tǒng)數(shù)據(jù)采集采用DAC0832。ADC0832是美國國家半導(dǎo)體公司生產(chǎn)的一種8位分辨率、雙通道A/D轉(zhuǎn)換芯片，分辨可達(dá)256級，可以適應(yīng)一般的模擬量轉(zhuǎn)換要求。其內(nèi)部電源輸入與參考電壓的復(fù)用，使得芯片的模擬電壓輸入在0~5V之間。芯片轉(zhuǎn)換時間僅為32μS，據(jù)有雙數(shù)據(jù)輸出可作為數(shù)據(jù)校驗，以減少數(shù)據(jù)誤差，轉(zhuǎn)換速度快且穩(wěn)定性能強(qiáng)。獨立的芯片使能輸入，使多器件掛接和處理器控制變的更加方便。通過控制數(shù)據(jù)輸入端，可以輕易的實現(xiàn)通道功能的選擇。

FPGA的I/O口直接與DAC0832連接[4]，通過VHDL語言配置FPGA芯片，以達(dá)到對DAC0832數(shù)模轉(zhuǎn)換的時序控制。ADC0809與FPGA的連接電路比較簡單，只要把控制引腳和數(shù)據(jù)輸出引腳連接到I/O口上。

3.2串行被動配置模塊

因為基于SRAM工藝FPGA存在掉電易失性特點，所以配置模塊的主要是在每次上電后對FPGA進(jìn)行重新配置[4]。編程文件可以放在通用程序存儲器中,在FLEX器件上電后,由芯片外部控制器自動地從通用存儲器中讀出編程文件并送到FLEX器件進(jìn)行配置,數(shù)據(jù)傳送方式可以為串行,也可以為并行。被動串行（PS）配置模式的配置接口連接到芯片的5個引腳，分別為：nSTATUS、nCONFIG、CONF_DONE、DCLK、DATA0。ICR電路原理如圖2所示。

ICR控制電路的工作過程為：經(jīng)MAXPLUSII編譯生產(chǎn)的配置文件(.sof)通過格式轉(zhuǎn)換成為(.rbf)。然后，通過PC機(jī)的串行通信口，經(jīng)AT89C2051單片機(jī)控制存儲在AT24C256中。單片機(jī)再根據(jù)系統(tǒng)的要求，通過P1.2、P1.3、P1.4、P3.0和P3.1等5個I/O口，將其存儲在AT24C256中的配置數(shù)據(jù)到電路中的FPGA器件中去。

3.3USB通信模塊

USB接口芯片采用ISP1581。該芯片全面符合USB2.0規(guī)范，具有高速的并行通用接口，可在高速模式下工作，理論傳輸速度達(dá)到480Mbps[5]。除了控制端點外,ISP1581還有7個輸入(IN)端點和7個輸出(OUT)端點。每個端點可以靈活配置數(shù)據(jù)傳輸方式以及數(shù)據(jù)緩存區(qū)(FIFO)的大小,端點FIFO容量可以達(dá)到2KB。ISP1581芯片在配置枚舉時需要單片機(jī)固件的支持,一旦正確完成了配置和驅(qū)動加載,單片機(jī)對于ISP1581芯片就如同普通存儲器一樣可以進(jìn)行讀寫操作,以發(fā)送或接收數(shù)據(jù)。

3.4顯示模塊

LED采用四位共陽極數(shù)碼管顯示。共陽極四位一體數(shù)碼管采用動態(tài)掃描工作方式，在數(shù)碼管中每一位的字段位a、b、c、d、e、f、g和dp分別連接在一起，其工作原理與共陰極數(shù)碼管工作原理一致，只不過共陽極輸入數(shù)碼管的發(fā)光電平（有效電平）是0，和共陰極數(shù)碼管相反。在數(shù)碼管顯示電路中運(yùn)用了一個驅(qū)動芯片74LS47，運(yùn)用這個驅(qū)動主要解決如下幾個問題：(1)電平正負(fù)轉(zhuǎn)換，（2）譯碼，可以節(jié)約I/O口的占用。74LS47接受四位BCD碼輸入，并通過7個與/或門譯碼后輸出，用于驅(qū)動數(shù)碼管，其輸出的低電平驅(qū)動共陽極數(shù)碼管，低電平輸出電流在24mA以上。

3.5電源模塊

該設(shè)計中內(nèi)核電壓和I/O口電壓都采用2.5V.因為該芯片對電源要求很嚴(yán)格，所以通過穩(wěn)壓塊來實現(xiàn)電源轉(zhuǎn)換。在該電路中通過一片1117-2.5穩(wěn)壓塊由5V轉(zhuǎn)化而來。電路連接便捷簡單，輸出電流可以達(dá)到1A,基本上能滿足該系統(tǒng)的需求。

4被動串行配置程序設(shè)計

PS配置方式的時序圖如圖3所示。

配置前必須先設(shè)置該芯片EP1K10TC100-3上的模式選擇引腳MSEL1、MSEL0。設(shè)置方式：當(dāng)MSEL1＝0，MSEL0＝0時系統(tǒng)為PS或AS模式當(dāng)MSEL1＝1，MSEL0＝0時系統(tǒng)為PPS模式，當(dāng)MSEL1＝1，MSEL0＝1時系統(tǒng)為PPA模式。在這里設(shè)置成使MSEL1＝0、MSEL0＝0在PS配置過程中：當(dāng)nCONFIG產(chǎn)生下降沿脈沖時啟動配置過程，在DCLK上升沿，將數(shù)據(jù)移入目標(biāo)芯片中。

在配置過程中，系統(tǒng)需要實時監(jiān)測，一旦出錯，nSTATUS將被拉低，系統(tǒng)識別到這個信號后，立即重新啟動配置過程。配置數(shù)據(jù)全部正確地移入目標(biāo)芯片內(nèi)部后，CONF_DONE信號跳變?yōu)楦?，此后，DCLK必須提供幾個周期的時鐘（具體周期數(shù)與DCLK的頻率有關(guān)），確保目標(biāo)芯片被正確初始化，進(jìn)入用戶工作模式。配置流程圖如圖4所示：

圖4被動串行配置流程圖

5總結(jié)：

本文創(chuàng)新點:系統(tǒng)采用ACEX1K系列的EP1K10TC100-3FPGA作為控制和處理的,簡化了系統(tǒng)的硬件設(shè)計,具有功耗低、速度快等優(yōu)點；采用基于微控制器的FPGA器件的ICR控制系統(tǒng)，具有線路結(jié)構(gòu)簡單、開發(fā)容易、體積小、成本低的優(yōu)點；采用USB與上位機(jī)通信，代替?zhèn)鹘y(tǒng)的串口數(shù)據(jù)傳輸,提高了數(shù)據(jù)傳輸速率和可擴(kuò)展性，而且USB可以總線供電,在數(shù)據(jù)采集系統(tǒng)中耗電量小。

參考文獻(xiàn):

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