基于FPGA的磁浮軸承控制系統(tǒng)研究-基礎(chǔ)電子

精品文檔-下載后可編輯基于FPGA的磁浮軸承控制系統(tǒng)研究-基礎(chǔ)電子0引言

磁浮軸承(MagneticBearing)是以磁性力完全非接觸式支持旋轉(zhuǎn)體的軸承，其廣義上的定義是可支持直線運(yùn)動(dòng)物體的軸承及局部有機(jī)械性接觸的軸承。其作用原理是借磁場感應(yīng)產(chǎn)生的磁浮力來抵抗重力場及轉(zhuǎn)軸運(yùn)動(dòng)時(shí)產(chǎn)生的作用力，將轉(zhuǎn)軸懸浮起來，使得轉(zhuǎn)子與軸承不互相接觸。

1磁軸承控制系統(tǒng)

磁軸承控制系統(tǒng)的研究一直是磁軸承技術(shù)研究的熱點(diǎn)和難點(diǎn)，磁軸承控制系統(tǒng)一般包括無接觸的位移傳感器、功率放大器、控制器和電磁激勵(lì)器(即電磁線圈和轉(zhuǎn)軸)四部分。本文研究的立式磁懸浮軸承結(jié)構(gòu)如圖1所示。對于立式結(jié)構(gòu)的電機(jī)系統(tǒng)來講，軸向軸承主要承載的是轉(zhuǎn)子本身的自重，屬于單方向靜態(tài)載荷，而其動(dòng)態(tài)載荷相對較小，所以可采用單邊工作方式的圓盤電磁鐵系統(tǒng)。而徑向軸承無靜態(tài)載荷，但需要承擔(dān)雙向的動(dòng)態(tài)載荷，因此，可以在每個(gè)自由度上設(shè)計(jì)兩個(gè)電磁鐵來進(jìn)行差動(dòng)控制，以使其產(chǎn)生正向力和負(fù)向力來滿足動(dòng)態(tài)載荷的雙向變化要求。

由于控制算法往往較為復(fù)雜，在磁軸承的控制器設(shè)計(jì)上，一般都采用數(shù)字控制方法，即建立基于DSP(DigitalSignalProcessor)的控制平臺(tái)。然而，隨著微電子技術(shù)的發(fā)展，F(xiàn)PGA(FieldProgrammableGateArray，即現(xiàn)場可編輯門陣列)以其性能好、規(guī)模大、可重復(fù)編程、開發(fā)投資小等優(yōu)點(diǎn)，正逐漸成為各種電子產(chǎn)品不可或缺的重要部件。其高性能的并行性、定制化、靈活性和高性價(jià)比等特性正使得FPGA可編程門陣列器件成為實(shí)現(xiàn)高性能數(shù)字信號處理和數(shù)字系統(tǒng)控制的器件之一。

2現(xiàn)場可編程門陣列(FPGA)

FPGA(FieldProgrammableGateAtray)是現(xiàn)場可編程門陣列的英文縮寫，是可編程專用集成電路(ASIC)的一種(同類的還包括CPLD)。1984年，Xilinx公司首創(chuàng)了現(xiàn)場可編程邏輯陣列(FP-GA)這一創(chuàng)新性技術(shù)，并于1985年首次推出了世界上塊FPGA芯片。在二十多年的發(fā)展過程中，F(xiàn)PGA的硬件體系結(jié)構(gòu)和軟件開發(fā)工具都在不斷的完善且日趨成熟。從初的1200個(gè)可用門到90年代時(shí)的幾十萬個(gè)可用門，發(fā)展到目前的數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片，Xilinx、Ahera等世界廠商已經(jīng)將FPGA器件的集成度提高到了一個(gè)新的水平。

本文使用的是Spartan－3EStarterKitBoard開發(fā)板，芯片采用Xilinx公司的Spartan-3E系列中的XC3S500E芯片。XC3S500E系統(tǒng)門資源包括1164個(gè)可配置單元(可換算為4656個(gè)片資源)、4個(gè)DCM、360K位塊存儲(chǔ)器、20個(gè)乘法器以及232個(gè)可以使用的IO端口。設(shè)計(jì)時(shí)可以采用MathWorks公司的Matlab和Xilinx公司的SystemGenerator來負(fù)責(zé)系統(tǒng)級設(shè)計(jì)。

Matlab作為線性系統(tǒng)的一種分析和仿真工具，在工程和計(jì)算科學(xué)上有著廣泛的應(yīng)用。Simulink作為Matlab的一個(gè)工具箱(toolbox)，在整個(gè)的數(shù)字信號處理(DigitalSignalProcessing，DSP)設(shè)計(jì)中起著舉足輕重的作用。它是一個(gè)交互式的工具，可用于對復(fù)雜的系統(tǒng)進(jìn)行建模、仿真和分析。SystemGenerator是Xilinx公司的一個(gè)模塊集(blockset)，是simulink的一個(gè)插件，其中設(shè)置了Xilinx特有的DSP功能的IP核，也包括了基本DSP函數(shù)和邏輯算符，如FIR(FiniteImpulseRe-sponse)、FFT(FastFourierTransform)、存儲(chǔ)器、數(shù)學(xué)函數(shù)、轉(zhuǎn)換器、延時(shí)線等。這些預(yù)先定義好的模塊保證了FPGA實(shí)現(xiàn)時(shí)的位(-bit)和周期(-cycle)的正確性。使用它可以自動(dòng)生成VHDL／Verilog語言、測試向量以及可以對ModelSim進(jìn)行仿真的“．do'’文件。為了得到的性能、密度和可預(yù)測性，SystemGenerator還會(huì)自動(dòng)將特定的設(shè)計(jì)模塊映射成高度優(yōu)化了的IP核模型。XilinxBlockset中的模塊，有的可以直接映射到硬件，有的對應(yīng)著IP核。它們中每個(gè)都可以根據(jù)設(shè)計(jì)要求更改參數(shù)，并支持雙精度和定點(diǎn)的算法。這個(gè)模塊集是一個(gè)可以外部擴(kuò)展的庫，使用的是C++的定點(diǎn)算法，所以，用戶可以創(chuàng)建自己的基于C++類的Simulink庫元件，以在設(shè)計(jì)中被當(dāng)作黑箱(Blackbox)處理。SystemGenerator同Simulink模型工具相結(jié)合，可以參數(shù)化、化算法。也可以自動(dòng)從行為級的系統(tǒng)模型轉(zhuǎn)換到FPGA實(shí)現(xiàn)，且其間不再需要手工重設(shè)，因而大大節(jié)省了開發(fā)時(shí)間并降低了出錯(cuò)概率。通過軟件，用戶可以在DSP函數(shù)的算法、性能、節(jié)能、硅片面積中進(jìn)行選取，以便快速分析出它的運(yùn)算速度和花費(fèi)。

3磁浮軸承系統(tǒng)仿真

一般的磁軸承系統(tǒng)的結(jié)構(gòu)示意圖如圖1所示，由圖可見，軸向磁浮軸承主要借助軸向電磁鐵對轉(zhuǎn)子的電磁吸力來平衡轉(zhuǎn)子自身的重量，同時(shí)對轉(zhuǎn)子的軸向運(yùn)動(dòng)進(jìn)行約束。軸向軸承主要承載的是轉(zhuǎn)子本身的自重，屬于單方向靜態(tài)載荷，而其動(dòng)態(tài)載荷相對較小，故可采用單邊工作方式的圓盤電磁鐵系統(tǒng)。圖2為軸向磁鐵／推力盤懸浮系統(tǒng)轉(zhuǎn)化的簡易結(jié)構(gòu)圖。圖中，x0為軸向軸承在平衡位置的間隙，i0，ic分別為電磁鐵線圈的偏置電流和控制電流，F(xiàn)為電磁鐵對轉(zhuǎn)子所產(chǎn)生的電磁力。

在圖2所示的簡化模型中，其磁鐵和推力盤間總的吸力為：

由于有電磁力F∝i(t)2/x(t)2，其中i(t)為激磁電流，x(t)為對應(yīng)氣隙，因此，要使轉(zhuǎn)子穩(wěn)定懸浮在平衡位置，必須滿足f=F-mg=0。假設(shè)輸入初始電流為i0，轉(zhuǎn)子與電磁鐵間的氣隙為x0，如將轉(zhuǎn)子作為單質(zhì)點(diǎn)總集中質(zhì)量來處理，那么，當(dāng)轉(zhuǎn)子質(zhì)心在Y方向上有向上的偏移量X時(shí)(轉(zhuǎn)子僅存在平移，無干擾力存在)，其轉(zhuǎn)子的中心運(yùn)動(dòng)方程可表示為：

事實(shí)上，軸向磁鐵和徑向磁鐵具有相同的線性化數(shù)學(xué)模型，只是電流剛度和位移剛度不同，因此，軸向和徑向可采用相同的控制方法。

在模擬控制系統(tǒng)中，控制器常用的控制是PID控制，PID控制由于其自身的優(yōu)點(diǎn)，在工業(yè)生產(chǎn)過程中仍然得到了廣泛的應(yīng)用。模擬PID控制器主要由三個(gè)典型的環(huán)節(jié)組成，即比例環(huán)節(jié)(P)、積分環(huán)節(jié)(I)、微分環(huán)節(jié)(D)。根據(jù)上述磁軸承系統(tǒng)的數(shù)學(xué)模型，可在Matlab環(huán)境下采用Simulink仿真工具對磁浮軸承軸向系統(tǒng)進(jìn)行仿真，以觀察其輸出響應(yīng)曲線。仿真數(shù)據(jù)取自實(shí)際磁浮軸承實(shí)驗(yàn)裝置。由于電磁軸承本身要應(yīng)用到實(shí)際生產(chǎn)當(dāng)中去，因此，和普通的電機(jī)一樣，在工作過程中經(jīng)常會(huì)遇到負(fù)載變化的情況。如風(fēng)機(jī)、沖床和銑床等應(yīng)用中存在軸向徑向的加載和減載等。下面以軸向軸承為例來分析加載和減載對系統(tǒng)的影響。為了方便進(jìn)行模擬和數(shù)字的對比，首先可建立如圖3所示的頂層模塊，其中模擬控制系統(tǒng)仿真框圖如圖4所示，數(shù)字控制系統(tǒng)的仿真框圖如圖5所示。

在本系統(tǒng)的仿真中，其數(shù)字PID使用xilinx提供的模塊集(blockset)構(gòu)建而成，如圖6所示。

上述仿真中，偏磁電流i0為3．3A(為仿真方便，取3．3A并擴(kuò)大1000倍)，平衡氣隙x0為1mm，磁極的截面積S為10500mm2，電磁線圈匝數(shù)為150匝，真空磁導(dǎo)率μ0為4π×10－7Vs／Am，另外，?。簃g=733N，1／m=0．013(為仿真方便，擴(kuò)大1000倍)，kp=8800，ki=18．5，kd=1000000，kp1=9000，ki1=220000，kd1=50，T=2×10-5。

加載／減載可使用Flux*來描述，用以表示在0．2s和0．6s時(shí)刻階躍加載和減載400N。其仿真結(jié)果如圖7所示，所得到的懸浮氣隙波形曲線中的上方為模擬控制，下方為數(shù)字控制。

電流輸出結(jié)果要縮小1000倍，圖8所示是其磁鐵電流曲線(單位A)，其中實(shí)際額定電流值設(shè)定為3．3A。上方為模擬控制，下方為數(shù)字控制。

4硬件協(xié)同仿真

硬件協(xié)同仿真就是在對Matlab—Simulink環(huán)境下所設(shè)計(jì)的算法模型進(jìn)行仿真后，“SystemGen-erator”可以結(jié)合實(shí)際“Xilinx—FPGA”的硬件資源生成一個(gè)集成有該算法的“硬核”；然后通過FPGA把“硬核”至FPGA中。以同樣的信號作為輸入，一路信號接“軟件算法模型”，一路信號接“硬核”，同時(shí)觀測兩者的輸出。如果處理結(jié)果一致，則可證明Matlab—Simulink環(huán)境下所設(shè)計(jì)的DSP模型是硬件可行的。

在對數(shù)字控制系統(tǒng)仿真運(yùn)行協(xié)同仿真之后，就會(huì)生成新的數(shù)字PID模塊。然后把它重新接入數(shù)字控制系統(tǒng)仿真框圖中，就會(huì)得到如圖9所示的硬件協(xié)同仿真系統(tǒng)框圖。

用圖5的理論控制與圖9進(jìn)行