EDA技術(shù)課程設(shè)計(jì)報(bào)告doc

18-EDA技術(shù)課程設(shè)計(jì)報(bào)告docEDA技術(shù)課程設(shè)計(jì)報(bào)告課題名稱：六位頻率計(jì)的設(shè)計(jì)電子工程系20

目錄TOC\o"1-2"\h\z\u一概述 -1-（一）設(shè)計(jì)背景及意義 -2-（二）設(shè)計(jì)任務(wù)與要求 -2-二六位頻率計(jì)的工作原理 -2-三六位頻率計(jì)的設(shè)計(jì)與仿真 -3-（一）六位十進(jìn)制頻率計(jì)的設(shè)計(jì)與仿真 -4-（二）六位十六進(jìn)制頻率計(jì)的設(shè)計(jì)與仿真 -6-四調(diào)試過程、測(cè)試結(jié)果及分析 -9-（一）六位十進(jìn)制頻率計(jì)的調(diào)試過程、測(cè)試結(jié)果及分析 -9-（二）六位十進(jìn)制頻率計(jì)擴(kuò)展功能的調(diào)試過程、測(cè)試結(jié)果及分析 -9-（三）六位十六進(jìn)制頻率計(jì)的調(diào)試過程、測(cè)試結(jié)果及分析 -10-五課程設(shè)計(jì)體會(huì) -11-六參考文獻(xiàn) -12-六位頻率計(jì)的設(shè)計(jì)一概述（一）設(shè)計(jì)背景及意義隨著數(shù)字電子技術(shù)的發(fā)展，頻率測(cè)量成為一項(xiàng)越來(lái)越普遍的工作，因此測(cè)頻計(jì)常受到人們的青睞。目前許多高精度的數(shù)字頻率計(jì)都采用單片機(jī)加上外部的高速計(jì)數(shù)器來(lái)實(shí)現(xiàn)，然而單片機(jī)的時(shí)鐘頻率不高導(dǎo)致測(cè)頻速度比較慢，并且在這種設(shè)計(jì)中，由于PCB版的集成度不高，導(dǎo)致PCB板走線長(zhǎng)，因此難以提高計(jì)數(shù)器的工作頻率。為了克服這種缺點(diǎn)，大大提高測(cè)量精度和速度，我們可以設(shè)計(jì)一種可編程邏輯器件來(lái)實(shí)現(xiàn)數(shù)字頻率計(jì)。數(shù)字頻率儀器是數(shù)字電路中一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，聯(lián)機(jī)比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)。隨著復(fù)雜可編程邏輯器件的廣泛應(yīng)用，將使整個(gè)人系統(tǒng)大大簡(jiǎn)化，提高整體性能。它是直接用十進(jìn)制數(shù)字來(lái)顯示被測(cè)信號(hào)頻率的一種測(cè)量裝置。它不僅可以測(cè)量正弦波、方波、三角波、尖脈沖信號(hào)和其他具有周期的信號(hào)的頻率，而且還可以測(cè)量他們的周期。經(jīng)過改裝，還可以測(cè)量脈沖寬度，做成數(shù)字式脈沖測(cè)量?jī)x；可以測(cè)量電容，做成數(shù)字式電容測(cè)量?jī)x；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計(jì)數(shù)器等。因此數(shù)字頻率儀在測(cè)量物理量方面有廣泛應(yīng)用。（二）設(shè)計(jì)任務(wù)與要求1、設(shè)計(jì)任務(wù)采用原理圖設(shè)計(jì)并制作六位十進(jìn)制頻率計(jì)，用VHDL語(yǔ)言方法設(shè)計(jì)并制作六位十六進(jìn)制頻率計(jì)。2、設(shè)計(jì)要求參考信號(hào)頻率為1Hz;測(cè)量頻率范圍：六位十進(jìn)制頻率計(jì)：1Hz100kHz；六位十六進(jìn)制頻率計(jì)：1Hz4MHz；結(jié)果能用數(shù)碼顯示器顯示。二六位頻率計(jì)的工作原理測(cè)頻控制電路計(jì)數(shù)器鎖存器顯示電路比較信號(hào)被測(cè)信號(hào)頻率計(jì)的設(shè)計(jì)結(jié)構(gòu)一般都是由頻率計(jì)測(cè)頻時(shí)序控制電路，計(jì)數(shù)器電路，鎖存器以及顯示器這四個(gè)模塊組成（原理框圖如下所示）。根據(jù)頻率的定義以及頻率的測(cè)量基本原理可知，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為1s的輸入信號(hào)脈計(jì)數(shù)允許的信號(hào)，由于測(cè)頻時(shí)序控制電路是一個(gè)16分頻電路，因此1HZ脈沖信號(hào)經(jīng)過測(cè)頻時(shí)序控制電路后便會(huì)產(chǎn)生頻率為1/16HZ的輸出信號(hào)，即時(shí)鐘周期為16s。由于測(cè)頻控制電路輸出的是使能信號(hào)高電平有效，則只有在脈寬為8s時(shí)才能計(jì)數(shù)，即在1s的輸入信號(hào)下可計(jì)8個(gè)數(shù)。當(dāng)在計(jì)數(shù)器輸入端輸入一個(gè)NHZ的信號(hào)時(shí)，則它在使能端輸出高電平下一共可計(jì)8N個(gè)數(shù)值，當(dāng)時(shí)鐘信號(hào)下降沿來(lái)臨時(shí)產(chǎn)生所存信號(hào)把所計(jì)的數(shù)值鎖存到鎖存器中并測(cè)頻控制電路計(jì)數(shù)器鎖存器顯示電路比較信號(hào)被測(cè)信號(hào)1．三六位頻率計(jì)的設(shè)計(jì)與仿真要在實(shí)驗(yàn)箱上觀測(cè)到實(shí)驗(yàn)現(xiàn)象時(shí)，則必須經(jīng)過兩大步驟：=1\*GB3①.軟件測(cè)試。其中包括原理圖的設(shè)計(jì)與仿真或是VHDL語(yǔ)言描述與仿真和管腳鎖定=2\*GB3②.硬件測(cè)試。它包括試驗(yàn)箱的下載和電路的搭建=1\*GB4㈠．軟件測(cè)試原理圖設(shè)計(jì)與仿真步驟：打開quartusII軟件，首先創(chuàng)建一個(gè)工程并保存，然后新建一個(gè)原理圖文件（.dbf）或是VHDL文件，此時(shí)原理圖文件（VHDL文件）名要與工程名相同且與工程保存在同一路徑下，最后在工程里面打開原理圖文件或是VHDL文件則可在其中編輯原理圖或編寫VHDL語(yǔ)言描述。原理圖(或VHDL)編輯完成后先編譯，編譯成功后則可進(jìn)行防真。打開仿真文件（.vwf）,先添加進(jìn)原理圖(或VHDL)的功能端口即輸入輸出端口，然后根據(jù)實(shí)現(xiàn)其功能的原理設(shè)置時(shí)鐘周期（一般設(shè)置為20us）以及各端口的脈沖頻率。如果輸出端是計(jì)數(shù)端,則應(yīng)在countvaule—timing里面設(shè)置countevery的計(jì)數(shù)時(shí)鐘，并且還可根據(jù)需求設(shè)置輸出方式是按二進(jìn)制，十進(jìn)制還是十六進(jìn)制形式輸出。各項(xiàng)數(shù)據(jù)設(shè)置完成后，按原理圖文件名保存并保存在與其同一路徑下，然后仿真，直到仿真成功為止。如果以上編輯的都是底層文件時(shí)，則需要將底層文件包裝變成一個(gè)單一元件并放置在工程路徑指定的目錄中以備頂層文件的編輯調(diào)用，如是頂層或是單一文件時(shí)則不需要進(jìn)行構(gòu)建元件符號(hào)。由于底層文件不需要在試驗(yàn)箱上觀測(cè)效果，則沒必要進(jìn)行管腳鎖定以及后面的相關(guān)操作了，而頂層文件是要在實(shí)驗(yàn)箱上觀測(cè)最終實(shí)驗(yàn)結(jié)果的則仿真完成后需進(jìn)行管腳鎖定。=2\*GB4㈡.硬件測(cè)試硬件結(jié)果顯示步驟：連接實(shí)驗(yàn)箱上的電源線，將計(jì)算機(jī)下載線連接到實(shí)驗(yàn)箱上，根據(jù)各端口對(duì)應(yīng)的管腳進(jìn)行連線，完成后打開電源與試驗(yàn)箱開關(guān)進(jìn)行配置文件下載，但在下載之前一定要先編譯一次。下載成功后則可在試驗(yàn)箱直接觀測(cè)到實(shí)驗(yàn)現(xiàn)象。（一）六位十進(jìn)制頻率計(jì)的設(shè)計(jì)與仿真底層TF_CTRL原理圖：其仿真波形：底層CNT_10原理圖：其仿真波形：頂層TOP原理圖：其仿真波形：（二）六位十六進(jìn)制頻率計(jì)的設(shè)計(jì)與仿真--測(cè)頻控制電路(FTCTRL)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFTCTRLISPORT(CLKK:INSTD_LOGIC;--1HzCNT_EN:OUTSTD_LOGIC;--計(jì)數(shù)器時(shí)鐘使能RET_CNT:OUTSTD_LOGIC;--計(jì)數(shù)器清零LOAD:OUTSTD_LOGIC);--輸出鎖存信號(hào)ENDFTCTRL;ARCHITECTUREbehaveOFFTCTRLISSIGNALDiv2CLK:STD_LOGIC;BEGINPROCESS(CLKK)BEGINIFCLKK’EVENTANDCLKK=’1’THEN--Div2CLK<=NOTDiv2CLK;ENDIF;ENDPROCESS;PROCESS(CLKK,Div2CLK)BEGINIFCLKK=’0’ANDDiv2CLK=’0’THENRET_CNT<=’--產(chǎn)生計(jì)數(shù)器清零信號(hào)ELSERST_CNT<=‘0’ENDIF;ENDPROCESS;LOAD<=NOTDiv2CLK;CNT_EN<=Div2CLK;ENDbehave;仿真波形：24位鎖存器(REG24B)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG24BISPORT(LK:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(23DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(23DOWNTO0));ENDREG24B;ARCHITECTUREbehaveOFREG24BISBEGINPROCESS(LK,DIN)BEGINIFLK’EVENTANDLK=‘1’ENDIF;ENDPROCESS;ENDbehave;仿真波形：24位計(jì)數(shù)器(COUNTER24B)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNTER24BISPORT(FIN:INSTD_LOGIC;時(shí)鐘信號(hào)CLR:INSTD_LOGIC;清零信號(hào)ENABL:INSTD_LOGIC;計(jì)數(shù)使能信號(hào)DOUT:OUTSTD_LOGIC_VECTOR(23DOWNTO0));計(jì)數(shù)結(jié)果ENDCOUNTER24B;ARCHITECTUREbehaveOFCOUNTER24BISSIGNALCQI:STD_LOGIC_VECTOR(23DOWNTO0);BEGINPROCESS(FIN,CLR,ENABL)BEGINIFCLR=‘1’THENCQI<=(OTHERS=>’0ELSIFFIN’EVENTANDFIN=‘1’IFENABL=‘1’ENDIF;ENDIF;ENDPROCESS;DOUT<=CQI;ENDbehave;仿真波形：頻率計(jì)頂層文件(FREQTEST)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYFREQTESTISPORT(CLK1HZ:INSTD_LOGIC;FSIN:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(23DOWNTO0));ENDFREQTEST;ARCHITECTUREstrucOFFREQTESTISCOMPONENTFTCTRLPORT(CLKK:INSTD_LOGIC;1HZCNT_EN:OUTSTD_LOGIC;計(jì)數(shù)器時(shí)鐘使能RST_CNT:OUTSTD_LOGIC;計(jì)數(shù)器清零Load:OUTSTD_LOGIC);輸出鎖存信號(hào)ENDCOMPONENT;COMPONENTCOUNTER24BPORT(FIN:INSTD_LOGIC;時(shí)鐘信號(hào)CLR:INSTD_LOGIC;清零信號(hào)ENABL:INSTD_LOGIC;計(jì)數(shù)使能信號(hào)DOUT:OUTSTD_LOGIC_VECTOR(23DOWNTO0));計(jì)數(shù)結(jié)果ENDCOMPONENT;COMPONENTREG24BPORT(LK:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(23DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(23DOWNTO0));ENDCOMPONENT;SIGNALTSTEN1:STD_LOGIC;SIGNALCLR_CNT1:STD_LOGIC;SIGNALLoad1:STD_LOGIC;SIGNALDTO1:STD_LOGIC_VECTOR(23DOWNTO0);SIGNALCARRY_OUT1:STD_LOGIC_VECTOR(6DOWNTO0);BEGINU1:FTCTRLU2:REG24BPORTMAP(LK=>Load1,DIN=>DTO1,DOUT=>DOUT);U3:COUNTER24BPORTMAP(FIN=>FSIN,CLR=>CLR_CNT1,ENABL=>TSTEN1,DOUT=>DTO1);ENDstruc;仿真波形：四調(diào)試過程、測(cè)試結(jié)果及分析（一）六位十進(jìn)制頻率計(jì)的調(diào)試過程、測(cè)試結(jié)果及分析調(diào)試過程分析：根據(jù)頻率的定義和頻率測(cè)量的基本原理，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為1秒的對(duì)輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)；1秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值鎖入鎖存器的鎖存信號(hào)和為下一測(cè)頻計(jì)數(shù)周期作準(zhǔn)備的計(jì)數(shù)器清0信號(hào)。這個(gè)清0信號(hào)可以由一個(gè)測(cè)頻控制信號(hào)發(fā)生器產(chǎn)生，即TF_CTRL，它的設(shè)計(jì)要求是，TF_CTRL的計(jì)數(shù)使能信號(hào)ENB能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器CNT10的ENB使能端進(jìn)行同步控制。當(dāng)ENB高電平時(shí)，允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。其測(cè)試結(jié)果如下：表1六位十進(jìn)制頻率計(jì)的測(cè)試結(jié)果CLK1=1Hz(測(cè)試門限為8s)clk1Hz10Hz100Hz1kHz10kHz100kHz測(cè)試結(jié)果880800800080000800000（二）六位十進(jìn)制頻率計(jì)擴(kuò)展功能的調(diào)試過程、測(cè)試結(jié)果及分析調(diào)試過程與上基本相同，不同的是輸出的結(jié)果不同。如按上面仿真時(shí)的參數(shù)設(shè)置則輸出的計(jì)數(shù)值應(yīng)是2，實(shí)驗(yàn)箱上的測(cè)試結(jié)果如表2所示。分析：當(dāng)測(cè)定信號(hào)的輸入時(shí)鐘為1s時(shí)，測(cè)頻控制電路的輸出脈寬是8s,而為了使測(cè)頻控制電路也輸出1s的脈寬，則對(duì)8s的輸出的脈寬進(jìn)行三次倍頻將它與QA,QB,QC與即CNT_EN=（在原理圖上增加一個(gè)四輸入與門將QC,QB,QA相與后再做使能端輸出），相與后再作為使能端信號(hào)輸出，得到1s脈寬。因此當(dāng)輸入一個(gè)NHZ的脈沖信號(hào)時(shí)，它輸出的計(jì)數(shù)值即為N.實(shí)現(xiàn)其原理波形分析如下所示：表2六位十進(jìn)制頻率計(jì)的測(cè)試結(jié)果CLK1=1Hz(測(cè)試門限為1s)clk1Hz10Hz100Hz1kHz10kHz100kHz測(cè)試結(jié)果110100100010000100000（三）六位十六進(jìn)制頻率計(jì)的調(diào)試過程、測(cè)試結(jié)果及分析其調(diào)試過程同十進(jìn)制的類似，不同的是輸出的方式不同，此是按十六進(jìn)制輸出。軟件實(shí)驗(yàn)結(jié)果即為FREQTEST的仿真波形。而在硬件上由于實(shí)驗(yàn)上的數(shù)碼管是按8421BCD碼輸出，則當(dāng)數(shù)碼管上的數(shù)值超過了9時(shí)是無(wú)法顯示的。分析：實(shí)驗(yàn)原理基本與十進(jìn)制