計(jì)算機(jī)組成原理(李小勇)zcyl03.13.3

計(jì)算機(jī)組成原理(李小勇)zcyl03.13.32023/5/24存儲(chǔ)器概述、分類按存儲(chǔ)介質(zhì)分類：磁表面/半導(dǎo)體存儲(chǔ)器按存取方式分類：隨機(jī)/順序存?。ù艓В┌醋x寫功能分類：ROM，RAMRAM：雙極型/MOSROM：MROM/PROM/EPROM/EEPROM按信息的可保存性分類：永久性和非永久性的按存儲(chǔ)器系統(tǒng)中的作用分類：主/輔/緩/控2023/5/24、存儲(chǔ)器分級(jí)結(jié)構(gòu)

1、目前存儲(chǔ)器的特點(diǎn)是：速度快的存儲(chǔ)器價(jià)格貴，容量?。粌r(jià)格低的存儲(chǔ)器速度慢，容量大。在計(jì)算機(jī)存儲(chǔ)器體系結(jié)構(gòu)設(shè)計(jì)時(shí)，我們希望存儲(chǔ)器系統(tǒng)的性能高、價(jià)格低，那么在存儲(chǔ)器系統(tǒng)設(shè)計(jì)時(shí)，應(yīng)當(dāng)在存儲(chǔ)器容量，速度和價(jià)格方面的因素作折中考慮，建立了分層次的存儲(chǔ)器體系結(jié)構(gòu)如下圖所示。2023/5/243.1.2存儲(chǔ)器分級(jí)結(jié)構(gòu)2、分級(jí)結(jié)構(gòu)高速緩沖存儲(chǔ)器簡稱cache，它是計(jì)算機(jī)系統(tǒng)中的一個(gè)高速小容量半導(dǎo)體存儲(chǔ)器。主存儲(chǔ)器簡稱主存，是計(jì)算機(jī)系統(tǒng)的主要存儲(chǔ)器，用來存放計(jì)算機(jī)運(yùn)行期間的大量程序和數(shù)據(jù)。外存儲(chǔ)器簡稱外存，它是大容量輔助存儲(chǔ)器。2023/5/243.1.2存儲(chǔ)器分級(jí)結(jié)構(gòu)分層存儲(chǔ)器系統(tǒng)之間的連接關(guān)系2023/5/243主存儲(chǔ)器的技術(shù)指標(biāo)字存儲(chǔ)單元：存放一個(gè)機(jī)器字的存儲(chǔ)單元，相應(yīng)的單元地址叫字地址。字節(jié)存儲(chǔ)單元：存放一個(gè)字節(jié)的單元，相應(yīng)的地址稱為字節(jié)地址。存儲(chǔ)容量：指一個(gè)存儲(chǔ)器中可以容納的存儲(chǔ)單元總數(shù)。存儲(chǔ)容量越大，能存儲(chǔ)的信息就越多。存取時(shí)間又稱存儲(chǔ)器訪問時(shí)間：指一次讀操作命令發(fā)出到該操作完成，將數(shù)據(jù)讀出到數(shù)據(jù)總線上所經(jīng)歷的時(shí)間。通常取寫操作時(shí)間等于讀操作時(shí)間，故稱為存儲(chǔ)器存取時(shí)間。存儲(chǔ)周期：指連續(xù)啟動(dòng)兩次讀操作所需間隔的最小時(shí)間。通常，存儲(chǔ)周期略大于存取時(shí)間，其時(shí)間單位為ns。存儲(chǔ)器帶寬：單位時(shí)間里存儲(chǔ)器所存取的信息量，通常以位/秒或字節(jié)/秒做度量單位。2023/5/243.2SRAM存儲(chǔ)器主存（內(nèi)部存儲(chǔ)器）是半導(dǎo)體存儲(chǔ)器。根據(jù)信息存儲(chǔ)的機(jī)理不同可以分為兩類：靜態(tài)讀寫存儲(chǔ)器(SRAM)：存取速度快動(dòng)態(tài)讀寫存儲(chǔ)器(DRAM)：存儲(chǔ)速度比SRAM慢。2023/5/243.2SRAM存儲(chǔ)器、基本的靜態(tài)存儲(chǔ)元陣列1、存儲(chǔ)位元2、三組信號(hào)線地址線數(shù)據(jù)線控制線2023/5/243.2SRAM存儲(chǔ)器、基本的SRAM邏輯結(jié)構(gòu)

SRAM芯大多采用雙譯碼方式，以便組織更大的存儲(chǔ)容量。采用了二級(jí)譯碼：將地址分成x向、y向兩部分如圖所示。2023/5/243.2SRAM存儲(chǔ)器2023/5/243.2SRAM存儲(chǔ)器存儲(chǔ)體（256×128×8）通常把各個(gè)字的同一個(gè)字的同一位集成在一個(gè)芯片（32K×1）中，32K位排成256×128的矩陣。8個(gè)片子就可以構(gòu)成32KB。地址譯碼器采用雙譯碼的方式（減少選擇線的數(shù)目）。A0~A7為行地址譯碼線A8~A14為列地址譯碼線2023/5/24圖示說明了一個(gè)采用雙譯碼結(jié)構(gòu)的存儲(chǔ)單元矩陣的譯碼過程2023/5/243.2SRAM存儲(chǔ)器讀與寫的互鎖邏輯 控制信號(hào)中CS是片選信號(hào)，CS有效時(shí)（低電平），門G1、G2均被打開。OE為讀出使能信號(hào)，OE有效時(shí)（低電平），門G2開啟，當(dāng)寫命令WE=1時(shí)（高電平），門G1關(guān)閉，存儲(chǔ)器進(jìn)行讀操作。寫操作時(shí)，WE=0，門G1開啟，門G2關(guān)閉。注意，門G1和G2是互鎖的，一個(gè)開啟時(shí)另一個(gè)必定關(guān)閉，這樣保證了讀時(shí)不寫，寫時(shí)不讀。2023/5/243.2SRAM存儲(chǔ)器、存儲(chǔ)器的讀寫周期讀周期讀出時(shí)間tAQ

讀周期時(shí)間tRC

寫周期寫周期時(shí)間twc

寫時(shí)間tWD

存取周期讀周期時(shí)間tRC=寫時(shí)間tWD

2023/5/242023/5/24例1：圖3.5(a)是SRAM的寫入時(shí)序圖。其中R/W是讀/寫命令控制線，當(dāng)R/W線為低電平時(shí)，存儲(chǔ)器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲(chǔ)器。請(qǐng)指出圖3.5(a)寫入時(shí)序中的錯(cuò)誤，并畫出正確的寫入時(shí)序圖。2023/5/243.3DRAM存儲(chǔ)器、DRAM存儲(chǔ)位元的記憶原理

SRAM存儲(chǔ)器的存儲(chǔ)位元是一個(gè)觸發(fā)器，它具有兩個(gè)穩(wěn)定的狀態(tài)。而DRAM存儲(chǔ)器的存儲(chǔ)位元是由一個(gè)MOS晶體管和電容器組成的記憶電路，如下圖所示。2023/5/24MOS管又分為兩種類型：N型和P型。2023/5/24以N型管為例，2端為控制端，稱為“柵極”；3端通常接地，稱為“源極”；源極電壓記作Vss，1端接正電壓，稱為“漏極”，漏極電壓記作VDD。要使1端與3端導(dǎo)通，柵極2上要加高電平。對(duì)P型管，柵極、源極、漏極分別為5端、4端、6端。要使4端與6端導(dǎo)通，柵極5要加低電平。在MOS工藝制成的邏輯器件或單片機(jī)中，N型管與P型管往往是成對(duì)出現(xiàn)的。同時(shí)出現(xiàn)的這兩個(gè)MOS管，任何時(shí)候，只要一只導(dǎo)通，另一只則不導(dǎo)通（即“截止”或“關(guān)斷”），所以稱為“互補(bǔ)型MOS管”——CMOS管。2023/5/24非門（反向器）是最簡單的門電路，由一對(duì)CMOS管組成。其工作原理如下：A端為高電平時(shí)，P型管截止，N型管導(dǎo)通，輸出端C的電平與Vss保持一致，輸出低電平；A端為低電平時(shí)，P型管導(dǎo)通，N型管截止，輸出端C的電平與VDD一致，輸出高電平。2023/5/243.3DRAM存儲(chǔ)器1、MOS管做為開關(guān)使用，而所存儲(chǔ)的信息1或0則是由電容器上的電荷量來體現(xiàn)電容器充滿電荷時(shí)，代表存儲(chǔ)了1；當(dāng)電容器放電沒有電荷時(shí)，代表存儲(chǔ)了0。2023/5/243.3DRAM存儲(chǔ)器2、圖(a)表示寫1到存儲(chǔ)位元。此時(shí)輸出緩沖器關(guān)閉、刷新緩沖器關(guān)閉，輸入緩沖器打開（R/W為低），輸入數(shù)據(jù)DIN=1送到存儲(chǔ)元位線上，而行選線為高，打開MOS管，于是位線上的高電平給電容器充電，表示存儲(chǔ)了1。2023/5/243.3DRAM存儲(chǔ)器3、圖(b)表示寫0到存儲(chǔ)位元。此時(shí)輸出緩沖器和刷新緩沖器關(guān)閉，輸入緩沖器打開，輸入數(shù)據(jù)DIN=0送到存儲(chǔ)元位線上；行選線為高，打開MOS管，于是電容上的電荷通過MOS管和位線放電，表示存儲(chǔ)了0。2023/5/243.3DRAM存儲(chǔ)器4、圖(c)表示從存儲(chǔ)位元讀出1。輸入緩沖器和刷新緩沖器關(guān)閉，輸出緩沖器/讀放打開（R/W為高）。行選線為高，打開MOS管，電容上所存儲(chǔ)的1送到位線上，通過輸出緩沖器/讀出放大器發(fā)送到DOUT,即DOUT=1。2023/5/243.3DRAM存儲(chǔ)器5、圖(d)表示(c)讀出1后存儲(chǔ)位元重寫1。由于(c)中讀出1是破壞性讀出，必須恢復(fù)存儲(chǔ)位元中原存的1。此時(shí)輸入緩沖器關(guān)閉，刷新緩沖器打開，輸出緩沖器/讀放打開，DOUT=1經(jīng)刷新緩沖器送到位線上，再經(jīng)MOS管寫到電容上。注意，輸入緩沖器與輸出緩沖器總是互鎖的。這是因?yàn)樽x操作和寫操作是互斥的，不會(huì)同時(shí)發(fā)生。2023/5/243.3DRAM存儲(chǔ)器、DRAM芯片的邏輯結(jié)構(gòu)圖3.7(a)示出1M×4位DRAM芯片的管腳圖，其中有兩個(gè)電源腳、兩個(gè)地線腳，為了對(duì)稱，還有一個(gè)空腳（NC）。圖3.7(b)是該芯片的邏輯結(jié)構(gòu)圖。與SRAM不同的是：（1）增加了行地址鎖存器和列地址鎖存器。由于DRAM存儲(chǔ)器容量很大，地址線寬度相應(yīng)要增加，這勢必增加芯片地址線的管腳數(shù)目。為避免這種情況，采取的辦法是分時(shí)傳送地址碼。若地址總線寬度為10位，先傳送地址碼A0～A9，由行選通信號(hào)RAS打入到行地址鎖存器；然后傳送地址碼A10～A19，由列選通信號(hào)CRS打入到列地址鎖存器。芯片內(nèi)部兩部分合起來，地址線寬度達(dá)20位，存儲(chǔ)容量為1M×4位。（2）增加了刷新計(jì)數(shù)器和相應(yīng)的控制電路。DRAM讀出后必須刷新，而未讀寫的存儲(chǔ)元也要定期刷新，而且要按行刷新，所以刷新計(jì)數(shù)器的長度等于行地址鎖存器。刷新操作與讀/寫操作是交替進(jìn)行的，所以通過2選1多路開關(guān)來提供刷新行地址或正常讀/寫的行地址。2023/5/243.3DRAM存儲(chǔ)器1M×42023/5/243.3DRAM存儲(chǔ)器、讀/寫周期讀周期、寫周期的定義是從行選通信號(hào)RAS下降沿開始，到下一個(gè)RAS信號(hào)的下降沿為止的時(shí)間，也就是連續(xù)兩個(gè)讀周期的時(shí)間間隔。通常為控制方便，讀周期和寫周期時(shí)間相等。2023/5/243.3DRAM存儲(chǔ)器2023/5/243.3.4DRAM的刷新動(dòng)態(tài)MOS存儲(chǔ)器采用“讀出”方式進(jìn)行刷新。從上一次對(duì)整個(gè)存儲(chǔ)器刷新結(jié)束到下一次對(duì)整個(gè)存儲(chǔ)器全部刷新一遍為止，這一段時(shí)間間隔叫刷新周期。常用的刷新方式有三種：集中式分散式異步式

3.3DRAM存儲(chǔ)器2023/5/24

集中式刷新：在整個(gè)刷新間隔內(nèi)，前一段時(shí)間重復(fù)進(jìn)行讀/寫周期或維持周期，等到需要進(jìn)行刷新操作時(shí)，便暫停讀/寫或維持周期，而逐行刷新整個(gè)存儲(chǔ)器，它適用于高速存儲(chǔ)器。下圖為刷新方式圖。

分散式刷新：把一個(gè)存儲(chǔ)系統(tǒng)周期tc分為兩半，周期前半段時(shí)間tm用來讀/寫操作或維持信息，周期后半段時(shí)間tr作為刷新操作時(shí)間。這樣，每經(jīng)過128個(gè)系統(tǒng)周期時(shí)間，整個(gè)存儲(chǔ)器便全部刷新一遍。異步式刷新：是前兩種方式的結(jié)合。即對(duì)每一行在2ms之內(nèi)相隔平均間隔刷新一次。對(duì)主存的訪問由CPU提供行、列地址，隨機(jī)訪問。2ms內(nèi)集中安排所有刷新周期。CPU訪存：4.刷新周期的安排方式死區(qū)用在實(shí)時(shí)要求不高的場合。動(dòng)態(tài)芯片刷新：

由刷新地址計(jì)數(shù)器提供行地址，定時(shí)刷新。（1）集中刷新R/W刷新R/W刷新2ms50ns（2）分散刷新各刷新周期分散安排在存取周期中。R/W刷新R/W刷新100ns用在低速系統(tǒng)中。2023/5/242ms（3）異步刷新例.各刷新周期分散安排在2ms內(nèi)。用在大多數(shù)計(jì)算機(jī)中。每隔一段時(shí)間刷新一行。128行≈15.6微秒每隔微秒提一次刷新請(qǐng)求，刷新一行；2毫秒內(nèi)刷新完所有行。R/W刷新R/W刷新R/WR/WR/W15.6微秒15.6微秒15.6微秒刷新請(qǐng)求刷新請(qǐng)求（DMA請(qǐng)求）（DMA請(qǐng)求）2023/5/24

CPU對(duì)存儲(chǔ)器進(jìn)行讀/寫操作，首先由地址總線給出地址信號(hào)，然后要對(duì)存儲(chǔ)器發(fā)出讀操作或?qū)懖僮鞯目刂菩盘?hào)，最后在數(shù)據(jù)總線上進(jìn)行信息交流。所以，存儲(chǔ)器與CPU之間，要完成:①地址線的連接；②數(shù)據(jù)線的連接；③控制線的連接。

存儲(chǔ)器芯片的容量是有限的,為了滿足實(shí)際存儲(chǔ)器的容量要求，需要對(duì)存儲(chǔ)器進(jìn)行擴(kuò)展。存儲(chǔ)器與CPU連接

、存儲(chǔ)器容量的擴(kuò)充2023/5/248K×1位擴(kuò)展組成的8K×8RAM87654328k×1

中央處理器

CPUA0A12D0::D7…位擴(kuò)展法：只加長每個(gè)存儲(chǔ)單元的字長，而不增加存儲(chǔ)單元的數(shù)量演示2023/5/24

A15A14CPUA0A13

WED0~D72:4譯碼器CE16K×8WECE16K×8WECE16K×8WECE16K×8WE16K×8字?jǐn)U展法組成64K×8RAM…11100100字?jǐn)U展法：僅增加存儲(chǔ)單元的數(shù)量，而各單元的位數(shù)不變演示2023/5/24字位同時(shí)擴(kuò)展：2114存儲(chǔ)芯片1K×4擴(kuò)展成2K×8存儲(chǔ)器D4--D7D3--D0A0A1…A9WECPUA102114CSR/W2114CSR/W2114CSR/W2114CSR/W字位同時(shí)擴(kuò)展法：既增加存儲(chǔ)單元的數(shù)量，也加長各單元的位數(shù)2023/5/24存儲(chǔ)器系統(tǒng)的存儲(chǔ)容量：M×N位使用芯片的存儲(chǔ)容量：L×K位(L≤M，K≤N)需要存儲(chǔ)器芯片個(gè)數(shù)：(M×N)/(L×K)[例]：利用2K×4位的存儲(chǔ)芯片，組成16K×8位的存儲(chǔ)器，共需要多少塊芯片？

[解]：（16K×8）/（2K×4）＝8×2＝16即：共需16塊芯片。(既需要位擴(kuò)展，又需要字?jǐn)U展）[又例]：利用1K×4位的存儲(chǔ)芯片，組成2K×8位的存儲(chǔ)器，共需要芯片數(shù)：（2K×8）/（1K×4）=2×2=4字、位同時(shí)擴(kuò)展法:2023/5/243.3DRAM存儲(chǔ)器3、存儲(chǔ)器模塊條存儲(chǔ)器通常以插槽用模塊條形式供應(yīng)市場。這種模塊條常稱為內(nèi)存條，它們是在一個(gè)條狀形的小印制電路板上，用一定數(shù)量的存儲(chǔ)器芯片，組成一個(gè)存儲(chǔ)容量固定的存儲(chǔ)模塊。如圖所示。內(nèi)存條有30腳、72腳、100腳、144腳、168腳等多種形式。30腳內(nèi)存條設(shè)計(jì)成8位數(shù)據(jù)線，存儲(chǔ)容量從256KB～32MB。72腳內(nèi)存條設(shè)計(jì)成32位數(shù)據(jù)總線100腳以上內(nèi)存條既用于32位數(shù)據(jù)總線又用于64位數(shù)據(jù)總線，存儲(chǔ)容量從4MB～512MB。2023/5/243.3DRAM存儲(chǔ)器、高級(jí)的DRAM結(jié)構(gòu)FPMDRAM：快速頁模式動(dòng)態(tài)存儲(chǔ)器，它是根據(jù)程序的局部性原理來實(shí)現(xiàn)的。讀周期和寫周期中，為了尋找一個(gè)確定的存儲(chǔ)單元地址，首先由低電平的行選通信號(hào)RAS確定