可編程邏輯器件PPT

可編程邏輯器件PPT第一頁，共三十三頁，編輯于2023年，星期五1.1EDA技術(shù)的涵義

隨著電子技術(shù)的飛速發(fā)展，現(xiàn)代電子產(chǎn)品滲透到了社會的各個領(lǐng)域，并有力地推動著社會生產(chǎn)力的發(fā)展和社會信息化程度的提高?，F(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同時，價格卻一直呈下降趨勢，而且產(chǎn)品更新?lián)Q代的步伐也越來越快，實現(xiàn)這種進(jìn)步的主要原因就是生產(chǎn)制造技術(shù)和電子設(shè)計技術(shù)的發(fā)展。前者以細(xì)微加工技術(shù)為代表，目前已進(jìn)展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個晶體管；后者的核心就是EDA技術(shù)。

第二頁，共三十三頁，編輯于2023年，星期五一、EDA技術(shù)的涵義

EDA（ElectronicDesignAutomation）即電子設(shè)計自動化是指利用計算機(jī)完成電子系統(tǒng)的設(shè)計。二、EDA技術(shù)的分類

EDA技術(shù)分：廣義的EDA技術(shù)

狹義的EDA技術(shù)1.1EDA技術(shù)的涵義第三頁，共三十三頁，編輯于2023年，星期五1.1EDA技術(shù)的涵義廣義的EDA技術(shù)是指以計算機(jī)和微電子技術(shù)為先導(dǎo)，匯集了計算機(jī)圖形學(xué)、數(shù)據(jù)庫管理、圖論和拓?fù)溥壿?、編譯原理、微電子工藝與結(jié)構(gòu)學(xué)和計算數(shù)學(xué)等多種計算機(jī)應(yīng)用學(xué)科最新成果的先進(jìn)技術(shù)。

第四頁，共三十三頁，編輯于2023年，星期五1.1EDA技術(shù)的涵義

狹義的EDA技術(shù)是指以大規(guī)模可編程邏輯器件為載體，以硬件描述語言HDL為系統(tǒng)邏輯的主要表達(dá)方式，借助功能強(qiáng)大的計算機(jī)，在EDA工具軟件平臺上，對用HDL描述完成的設(shè)計文件，自動完成用軟件方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯簡化、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒珹SIC（ApplicationSpecificIntegratedCircuits）的一門新技術(shù)。

本書中提到的EDA技術(shù)指的是狹義的EDA技術(shù)。

第五頁，共三十三頁，編輯于2023年，星期五1.2EDA技術(shù)的發(fā)展歷史

EDA技術(shù)伴隨著計算機(jī)、集成電路、電子系統(tǒng)設(shè)計的發(fā)展，大致經(jīng)歷了計算機(jī)輔助設(shè)計、計算機(jī)輔助工程設(shè)計和電子設(shè)計自動化三個發(fā)展階段。第六頁，共三十三頁，編輯于2023年，星期五1.計算機(jī)輔助設(shè)計CAD階段計算機(jī)輔助設(shè)計主要是指將原先由手工操作完成的IC版圖編輯和印制電路板（PCB,PrintedCircuitBoard）布局布線等方面的工作借助相應(yīng)的軟件工具由計算機(jī)輔助完成。1.2EDA技術(shù)的發(fā)展歷史第七頁，共三十三頁，編輯于2023年，星期五CAD階段缺點：一是設(shè)計速度低由于各個軟件工具只解決一個領(lǐng)域的問題，且是由不同的公司開發(fā)的，若將一個軟件工具的輸出作為另一個軟件工具的輸入，必須進(jìn)行繁瑣的人工處理，降低了設(shè)計速度。二是修改困難由于CAD階段的軟件工具缺乏系統(tǒng)級的設(shè)計考慮，無法提供系統(tǒng)級的仿真和綜合，錯誤往往都是在設(shè)計開發(fā)的后期才被發(fā)現(xiàn)，這使得修改起來十分困難。1.2EDA技術(shù)的發(fā)展歷史第八頁，共三十三頁，編輯于2023年，星期五2.計算機(jī)輔助工程設(shè)計CAE階段

與CAD相比，CAE除了具有圖形繪制功能外，增添了通過電氣連接網(wǎng)絡(luò)表將電路功能設(shè)計和結(jié)構(gòu)設(shè)計相結(jié)合以實現(xiàn)工程設(shè)計的功能。

CAE階段的軟件工具已經(jīng)可以進(jìn)行設(shè)計描述、綜合與優(yōu)化和設(shè)計結(jié)果驗證，這不僅為成功設(shè)計電子系統(tǒng)創(chuàng)造了有利條件，而且還為設(shè)計者的創(chuàng)造性勞動提供了方便。1.2EDA技術(shù)的發(fā)展歷史第九頁，共三十三頁，編輯于2023年，星期五

但是，CAD和CAE階段取得的成果，并沒有真正把設(shè)計者從繁重的設(shè)計工作中徹底解放出來。在整個設(shè)計過程中，自動化和智能化程度還不高，再加上各種設(shè)計軟件工具界面千差萬別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計環(huán)節(jié)的銜接。由于上述原因，設(shè)計者開始追求整個設(shè)計的自動化。1.2EDA技術(shù)的發(fā)展歷史第十頁，共三十三頁，編輯于2023年，星期五3.電子設(shè)計自動化EDA階段

EDA階段軟件工具的主要特征是自動化程度大大提高。設(shè)計者只需要在前期進(jìn)行較少的設(shè)置便可以完全由計算機(jī)完成整個設(shè)計，這不僅極大地提高了系統(tǒng)的設(shè)計效率，而且使設(shè)計人員擺脫了大量的輔助性及基礎(chǔ)性工作，將精力集中于創(chuàng)造性的方案與概念的構(gòu)思上。EDA階段系統(tǒng)設(shè)計主要以并行設(shè)計工程的方式和系統(tǒng)級目標(biāo)設(shè)計方法為支持，其核心是可編程邏輯器件的設(shè)計?？删幊踢壿嬈骷旧淼目芍貜?fù)編寫特性使電子設(shè)計的靈活性和效率大大提高。

1.2EDA技術(shù)的發(fā)展歷史第十一頁，共三十三頁，編輯于2023年，星期五1.3EDA技術(shù)的基本特征EDA技術(shù)的基本特征主要包括：1.EDA技術(shù)采用自頂向下的設(shè)計方法2.EDA技術(shù)的設(shè)計語言是硬件描述語言3.EDA技術(shù)具有邏輯綜合和優(yōu)化的功能4.EDA技術(shù)采用開放性和標(biāo)準(zhǔn)化的軟件框架第十二頁，共三十三頁，編輯于2023年，星期五1.3EDA技術(shù)的基本特征1.EDA技術(shù)采用自頂向下的設(shè)計方法

自頂向下的設(shè)計方法是EDA技術(shù)的首選設(shè)計方法，它利用功能分割手段將設(shè)計由上至下進(jìn)行層次化和模塊化，即分層次、分模塊地對電子系統(tǒng)進(jìn)行設(shè)計和仿真。功能分割采用逐級分割的方式，首先將系統(tǒng)分割成各個功能子模塊，然后再將各個功能子模塊分解為邏輯塊，而邏輯塊又可以分割為更小的邏輯塊和電路。按照這樣的分割方式，設(shè)計者可以將一個復(fù)雜的電子系統(tǒng)逐步細(xì)化，并將功能模塊化。提高設(shè)計的一次成功率。第十三頁，共三十三頁，編輯于2023年，星期五第十四頁，共三十三頁，編輯于2023年，星期五1.3EDA技術(shù)的基本特征2.EDA技術(shù)的設(shè)計語言是硬件描述語言硬件描述語言（HDL,HardwareDescriptionLanguage）是對硬件電路進(jìn)行行為描述、寄存器傳輸描述或結(jié)構(gòu)化描述的一種新興語言，它比傳統(tǒng)的電路原理圖更能有效地表示硬件電路特性，并可借鑒高級程序語言設(shè)計的具體方法對硬件電路的行為和功能結(jié)構(gòu)進(jìn)行高度抽象化的描述。硬件描述語言還可以對硬件電路的設(shè)計進(jìn)行不同層次、不同領(lǐng)域的模擬驗證和綜合優(yōu)化等處理，從而實現(xiàn)硬件電路設(shè)計的高度自動化。采用硬件描述語言可以大大降低成本，縮短研制周期，既適應(yīng)于小批量產(chǎn)品開發(fā)，也適用于大批量產(chǎn)品的樣品研制。第十五頁，共三十三頁，編輯于2023年，星期五1.3EDA技術(shù)的基本特征3.EDA技術(shù)具有邏輯綜合和優(yōu)化的功能邏輯綜合功能是指將較高層次的抽象描述轉(zhuǎn)化到較低級別抽象的一種方法，即將設(shè)計的描述轉(zhuǎn)化成底層電路表示。通常，邏輯綜合的結(jié)果是電路網(wǎng)表或者是一組邏輯方程。優(yōu)化功能是指根據(jù)布爾方程功能等效的原則，利用邏輯綜合生成的結(jié)果，采用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，然后根據(jù)制定的目標(biāo)可以映射成新的網(wǎng)表或者一組邏輯方程。優(yōu)化的作用是將電路設(shè)計的時延縮短到最小和有效利用資源。

第十六頁，共三十三頁，編輯于2023年，星期五1.3EDA技術(shù)的基本特征4.EDA技術(shù)采用開放性和標(biāo)準(zhǔn)化的軟件框架

軟件框架是指一種軟件平臺結(jié)構(gòu)，它的主要功能是為EDA工具提供相應(yīng)的操作環(huán)境?？蚣艿年P(guān)鍵在于提供與硬件平臺無關(guān)的圖形用戶界面、工具之間的通信、設(shè)計數(shù)據(jù)和設(shè)計流程的管理，此外，框架還包括各種與數(shù)據(jù)庫相關(guān)的服務(wù)。

EDA技術(shù)只有采用開放性和標(biāo)準(zhǔn)化的軟件框架，才能保證不同EDA工具的兼容性，從而實現(xiàn)資源共享。

第十七頁，共三十三頁，編輯于2023年，星期五1.4EDA技術(shù)的主要內(nèi)容EDA技術(shù)主要這幾方面的內(nèi)容：

1．可編程邏輯器件

2．硬件描述語言

3．軟件開發(fā)工具第十八頁，共三十三頁，編輯于2023年，星期五1.4EDA技術(shù)的主要內(nèi)容

可編程邏輯器件是一種由用戶編程以實現(xiàn)某種邏輯功能的新型件?？删幊踢壿嬈骷卜Q為可編ASIC，它是EDA技術(shù)的物質(zhì)基礎(chǔ)。這里的可編程邏輯器件主要是指高密度可編程邏輯器件，即復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場可編程門陣列(FPGA)。

可編程邏輯器件第十九頁，共三十三頁，編輯于2023年，星期五1.4EDA技術(shù)的主要內(nèi)容

HDL語言是EDA技術(shù)的重要組成部分，它是一種用于描述硬件電子系統(tǒng)的計算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式。與傳統(tǒng)的門級描述方式相比，硬件描述語言的特點是可以借鑒高級程序語言的設(shè)計方法，從而可以對硬件電路的行為和功能結(jié)構(gòu)進(jìn)行高度抽象化的描述，因而它更適合大規(guī)模系統(tǒng)的設(shè)計。

硬件描述語言HDL第二十頁，共三十三頁，編輯于2023年，星期五1VHDL

由美國國防部制定。1987年12月，VHDL被正式接受為國際標(biāo)準(zhǔn)。2VerilogHDLVerilogHDL是在1983年，由GDA(GateWayDesignAutomation)公司的PhilMoorby首創(chuàng)。3SuperlogSuperlog結(jié)合了高級語言C、C++甚至Java等語言的特點，并進(jìn)行了擴(kuò)展。Verilog語言的首創(chuàng)者PhilMoorby和PeterFlake等硬件描述語言專家，在一家叫Co-DesignAutomation公司進(jìn)行合作，對Verilog進(jìn)行擴(kuò)展研究的成果。4SystemC

為了滿足當(dāng)今集成電路設(shè)計的方向，集成電路設(shè)計滿足組SoC的設(shè)計要求，由Synopsys公司和CoWare公司針對目前各方對系統(tǒng)級設(shè)計語言的需求而合作開發(fā)的。1.4EDA技術(shù)的主要內(nèi)容第二十一頁，共三十三頁，編輯于2023年，星期五1.4EDA技術(shù)的主要內(nèi)容EDA軟件開發(fā)工具是EDA技術(shù)的強(qiáng)有力支持。EDA軟件開發(fā)工具是指以工作站或者高檔計算機(jī)為基本工作平臺，利用計算機(jī)圖形學(xué)、拓?fù)溥壿媽W(xué)、計算數(shù)學(xué)和人工智能等多種應(yīng)用學(xué)科的最新成果而開發(fā)出來的一套軟件工具，它是一種幫助設(shè)計工程師進(jìn)行電子系統(tǒng)設(shè)計的輔助工具。軟件開發(fā)工具第二十二頁，共三十三頁，編輯于2023年，星期五

一般的EDA軟件開發(fā)工具包括：編輯器、仿真工具、檢查/分析工具、優(yōu)化/綜合工具和布局布線工具等。

編輯器的主要功能是用來對設(shè)計輸入進(jìn)行圖形或文本等方面的編輯操作，它通常包括圖形編輯器和文本編輯器。圖形編輯器用來編輯表示器件的幾何圖形、電子系統(tǒng)的框圖以及原理圖等。文本編輯器在系統(tǒng)級上用來編輯電子系統(tǒng)的自然描述語言，在其他層次上主要用來編輯電路的硬件描述文本。

仿真器是用來設(shè)計仿真操作的一種工具，它是用來評價EDA工具的一項重要指標(biāo)，其功能是用來驗證設(shè)計的正確性和準(zhǔn)確度。仿真是EDA技術(shù)中的一項非常重要的技術(shù)，采用仿真可以在開發(fā)設(shè)計的早期階段發(fā)現(xiàn)設(shè)計中的錯誤，這樣便可以大大減少設(shè)計重復(fù)和修改的次數(shù)及時間，從而提高了設(shè)計者的工作效率。

第二十三頁，共三十三頁，編輯于2023年，星期五優(yōu)化/綜合工具是用來完成優(yōu)化功能和邏輯綜合功能的一種開發(fā)工具。其中，優(yōu)化功能是指根據(jù)布爾方程功能等效的原則，采用不同的優(yōu)化方法來對設(shè)計進(jìn)行優(yōu)化操作，從而提高設(shè)計系統(tǒng)的性能和占用較少資源；邏輯綜合功能是將抽象描述轉(zhuǎn)化成電路網(wǎng)表或者是一組邏輯方程的形式，目的是方便設(shè)計系統(tǒng)的具體實現(xiàn)。檢查/分析工具是用來對設(shè)計者的具體設(shè)計進(jìn)行編譯、檢查和分析，目的是發(fā)現(xiàn)設(shè)計中的錯誤和對可能的結(jié)果進(jìn)行分析。通過分析檢查/分析工具產(chǎn)生的各種報表文件，設(shè)計者可以對設(shè)計系統(tǒng)中的錯誤、系統(tǒng)性能以及相應(yīng)的各種時序關(guān)系等有一個清楚地認(rèn)識，從而能及時發(fā)現(xiàn)設(shè)計中的錯誤和檢查系統(tǒng)性能能否滿足設(shè)計的需求。第二十四頁，共三十三頁，編輯于2023年，星期五布局布線工具實現(xiàn)由邏輯設(shè)計到物理實現(xiàn)的映射。最終物理實現(xiàn)對應(yīng)的器件不同，則各自的布局布線工具也會有較大差異。EDA軟件工具開發(fā)廠商大體可分兩類：一類是EDA專業(yè)軟件公司，較著名的有MentorGraphics、CadenceDesignSystems、Synopsys和ViewlogicSystems等；另一類是半導(dǎo)體器件廠商，為了銷售他們的產(chǎn)品而開發(fā)EDA工具，較著名的公司有Altera、Xilinx和Lattice等。EDA專業(yè)軟件公司獨立于半導(dǎo)體器件廠商，推出的EDA系統(tǒng)具有較好的標(biāo)準(zhǔn)化和兼容性，也比較注意追求技術(shù)上的先進(jìn)性，適合于搞學(xué)術(shù)性基礎(chǔ)研究的單位使用。而半導(dǎo)體廠商開發(fā)的EDA工具，能針對自己器件的工藝特點作出優(yōu)化設(shè)計，提高資源利用率，降低功耗，改善性能，比較適合于產(chǎn)品開發(fā)單位使用。在EDA技術(shù)發(fā)展策略上，EDA專業(yè)軟件公司面向應(yīng)用，提供IP模塊和相應(yīng)的設(shè)計服務(wù)；而半導(dǎo)體廠商則采取三位一體的戰(zhàn)略，注重器件生產(chǎn)、設(shè)計服務(wù)和IP模塊的提供。

第二十五頁，共三十三頁，編輯于2023年，星期五1.5EDA技術(shù)的設(shè)計流程設(shè)計流程的基本作用：設(shè)計流程是規(guī)范設(shè)計活動的準(zhǔn)則，它使得設(shè)計活動在各個階段有了交流、比較的可能；設(shè)計流程規(guī)定了工具的選擇和使用，為各種工具之間的接口提供了可能；設(shè)計流程規(guī)定了設(shè)計者的工作次序與內(nèi)容，這使得在同一個設(shè)計項目中可以進(jìn)行多人分工與協(xié)作，從而縮短設(shè)計周期；設(shè)計流程自身的科學(xué)性也保障了所進(jìn)行的設(shè)計的正確性和可靠性。

第二十六頁，共三十三頁，編輯于2023年，星期五1.5EDA技術(shù)的設(shè)計流程

在電子設(shè)計領(lǐng)域，自頂向下的設(shè)計方法是EDA技術(shù)的首選方法。本節(jié)首先介紹一下自頂向下的EDA技術(shù)設(shè)計流程，然后詳細(xì)地介紹一個基于CPLD/FPGA的EDA技術(shù)的工程設(shè)計流程。圖1-2自頂向下設(shè)計流程

第二十七頁，共三十三頁，編輯于2023年，星期五軟件開發(fā)工具

提出設(shè)計說明書，即用自然語言表達(dá)系統(tǒng)的功能特點和技術(shù)參考等。建立VHDL行為模型，即將設(shè)計說明書轉(zhuǎn)化為VHDL行為模型。在VHDL建模過程中，可以使用滿足IEEE標(biāo)準(zhǔn)的VHDL的所有語句而不考慮綜合性。建模行為的目標(biāo)是通過VHDL仿真器對整個系統(tǒng)進(jìn)行系統(tǒng)行為仿真和性能評估。VHDL行為仿真。本階段可以利用VHDL仿真器對頂層系統(tǒng)的行為模型進(jìn)行仿真測試，檢查模擬結(jié)果，以便進(jìn)行修改和完善。VHDL行為仿真過程與最終實現(xiàn)的硬件沒有任何關(guān)系，無需考慮硬件實現(xiàn)中的技術(shù)細(xì)節(jié)，測試結(jié)果主要是對系統(tǒng)純功能行為的考察，有些VHDL語句表達(dá)是不能用真實的硬件來實現(xiàn)的，它們僅起幫助了解系統(tǒng)在各種條件下功能特性的作用。

第二十八頁，共三十三頁，編輯于2023年，星期五。

VHDL-RTL（RegisterTransferLevel）級建模。本階段必須將VHDL的行為模型表達(dá)為VHDL-RTL級模型。VHDL-RTL級模型是用VHDL中可綜合子集中語句完成的，即可以最終實現(xiàn)目標(biāo)器件的描述。前端功能仿真。前端功能仿真也稱為功能仿真，就是對VHDL-RTL級模型進(jìn)行的仿真。盡管VHDL-RTL級模型是可綜合的，但對它的功能仿真仍然與硬件無關(guān)，仿真結(jié)果表達(dá)的是可綜合模型的邏輯功能。邏輯綜合。使用邏輯綜合工具將VHDL行為描述轉(zhuǎn)化為結(jié)構(gòu)化的門級電路。在ASIC設(shè)計中，門級電路可以由ASIC庫中的基本單元組成。測試向量生成。本階段主要是針對ASIC設(shè)計的。CPLD/FPGA設(shè)計的時序測試文件主要產(chǎn)生于適配器。對ASIC的測試向量文件是綜合器結(jié)合含有版圖硬件特性的工藝庫后產(chǎn)生的，用于對ASIC的功能測試。第二十九頁，共三十三頁，編輯于2023年，星期五功能仿真。利用獲得