工業(yè)軟件EDA深度研究海外巨頭的成功之路與國(guó)內(nèi)廠商的破局之道

工業(yè)軟件EDA深度研究：海外巨頭的成功之路與國(guó)內(nèi)廠商的破局之道一、EDA基本介紹1.1

EDA是集成電路設(shè)計(jì)的基礎(chǔ)工具EDA（ElectronicDesignAutomation，電子設(shè)計(jì)自動(dòng)化）是指利用計(jì)算機(jī)軟件完成大規(guī)模集成

電路的設(shè)計(jì)、仿真、驗(yàn)證等流程的設(shè)計(jì)方式，融合了圖形學(xué)、計(jì)算數(shù)學(xué)、微電子學(xué)，拓?fù)溥壿媽W(xué)、

材料學(xué)及人工智能等技術(shù)。隨著集成電路產(chǎn)業(yè)的發(fā)展，設(shè)計(jì)規(guī)模越來越大，制造工藝越來越復(fù)雜，

設(shè)計(jì)師依靠手工難以完成相關(guān)工作，必須依靠

EDA工具完成電路設(shè)計(jì)、版圖設(shè)計(jì)、版圖驗(yàn)證、性

能分析等工作。EDA軟件作為集成電路領(lǐng)域的上游基礎(chǔ)工具，貫穿于集成電路設(shè)計(jì)、制造、封測(cè)

等環(huán)節(jié)，是集成電路產(chǎn)業(yè)的戰(zhàn)略基礎(chǔ)支柱之一。EDA作為集成電路設(shè)計(jì)的基礎(chǔ)工具，大致經(jīng)歷了四個(gè)發(fā)展階段，目前已在計(jì)算機(jī)、通信、航天航

空等領(lǐng)域發(fā)揮著重要作用。在

20

世紀(jì)

70

年代，由于當(dāng)時(shí)電路集成度不高，設(shè)計(jì)人員可以依靠手

工完成電路圖的輸入、布局和布線。但隨著集成電路產(chǎn)業(yè)的快速發(fā)展，面對(duì)現(xiàn)今已達(dá)萬億門級(jí)的集

成度，再憑手工完成電路設(shè)計(jì)已具有極高的難度。在此期間，EDA從一開始的通用

CAD輔助電子

設(shè)計(jì)，逐步走上了專業(yè)化、商業(yè)化的道路，EDA技術(shù)上也不斷實(shí)現(xiàn)突破，軟件工具功能愈發(fā)強(qiáng)大。EDA主要對(duì)現(xiàn)代集成電路設(shè)計(jì)和制造環(huán)節(jié)形成支撐。一個(gè)完整的集成電路設(shè)計(jì)和制造流程主要包

括工藝平臺(tái)開發(fā)、集成電路設(shè)計(jì)和集成電路制造三個(gè)階段，而這三個(gè)階段均需要對(duì)應(yīng)的

EDA工具

作為支撐，包括用于支撐工藝平臺(tái)開發(fā)和集成電路制造兩個(gè)階段的制造類

EDA工具以及支撐集成

電路設(shè)計(jì)階段的設(shè)計(jì)類

EDA工具。同時(shí)，EDA是連接設(shè)計(jì)和制造兩個(gè)環(huán)節(jié)的紐帶和橋梁，如集成

電路設(shè)計(jì)企業(yè)需通過加載晶圓廠提供的特定工藝平臺(tái)的

PDK（或

IP和標(biāo)準(zhǔn)單元庫(kù)），獲取電路設(shè)

計(jì)所需的必要信息和數(shù)據(jù)，進(jìn)而開展設(shè)計(jì)工作，而

PDK的生成及驗(yàn)證環(huán)節(jié)是需要

EDA支撐的。根據(jù)

EDA工具使用階段可以分為集成電路制造類

EDA工具和集成電路設(shè)計(jì)類

EDA工具兩個(gè)主

要大類。制造類

EDA工具主要用于集成電路制造的工藝平臺(tái)開發(fā)階段及晶圓生產(chǎn)階段，以此可進(jìn)

一步劃分為兩類

EDA；設(shè)計(jì)類

EDA工具主要用于集成電路的設(shè)計(jì)階段，按電路類型進(jìn)一步可劃分

為數(shù)字集成電路

EDA和模擬集成電路

EDA兩大類。1>

集成電路制造類

EDA工具：主要指晶圓廠（包括晶圓代工廠、IDM的制造部門等）在工藝平

臺(tái)開發(fā)階段和晶圓生產(chǎn)階段使用的，用于支撐其完成半導(dǎo)體器件/制造工藝開發(fā)、器件建模和

PDK、集成電路制造等環(huán)節(jié)的

EDA工具。該等工具能夠幫助晶圓廠完成半導(dǎo)體器件和制造工

藝的設(shè)計(jì)，建立半導(dǎo)體器件的模型并通過

PDK或建立

IP和標(biāo)準(zhǔn)單元庫(kù)等方式提供給集成電

路設(shè)計(jì)企業(yè)，并在后續(xù)根據(jù)物理實(shí)現(xiàn)后的設(shè)計(jì)文件完成制造時(shí)，優(yōu)化制造流程，提高量產(chǎn)良率。2>

集成電路設(shè)計(jì)類

EDA工具：根據(jù)集成電路處理的信號(hào)不同，可分為數(shù)字集成電路設(shè)計(jì)類

EDA工具（數(shù)字

EDA工具）和模擬集成電路設(shè)計(jì)類

EDA工具（模擬

EDA工具）。電學(xué)中，將

連續(xù)變化的電壓、電流等物理量稱為模擬信號(hào)，而離散變化的電壓、電流則稱為數(shù)字信號(hào)。由

于處理上述兩類不同信號(hào)的集成電路在形態(tài)、功能、設(shè)計(jì)流程及設(shè)計(jì)方法學(xué)等方面上差異較大，

因此可按照模擬電路和數(shù)字電路各自在設(shè)計(jì)時(shí)所使用的

EDA工具產(chǎn)品進(jìn)行分類。IC設(shè)計(jì)可大致分為全定制與半定制設(shè)計(jì)，EDA能對(duì)兩類設(shè)計(jì)流程實(shí)現(xiàn)全面覆蓋。1>

全定制設(shè)計(jì)是指基于晶體管級(jí)，所有器件和互連版圖都用手工生成的設(shè)計(jì)方法，這種方法比較

適合大批量生產(chǎn)、要求集成度高、速度快、面積小、功耗低的通用

IC或

ASIC，因此全定制設(shè)

計(jì)方法一般用來設(shè)計(jì)模擬電路及數(shù)?；旌想娐?。2>

半定制設(shè)計(jì)是基于門陣列（gate-array）和標(biāo)準(zhǔn)單元（standard-cell）的，由于其成本低、周期

短、芯片利用率低而適合于小批量、速度快的芯片，因此半定制設(shè)計(jì)方法一般用來設(shè)計(jì)數(shù)字電

路。半定制設(shè)計(jì)可以進(jìn)一步分為前端設(shè)計(jì)與后端設(shè)計(jì)：（1）前端設(shè)計(jì)又稱邏輯設(shè)計(jì)，指從輸入需求到輸出網(wǎng)表的過程，主要包括流程包括規(guī)格制定、詳細(xì)設(shè)計(jì)、HDL編碼、仿真驗(yàn)證、邏

輯綜合、靜態(tài)時(shí)序分析、形式驗(yàn)證等環(huán)節(jié)；（2）后端設(shè)計(jì)又稱物理設(shè)計(jì)，指從輸入網(wǎng)表到輸

出物理版圖（GDSII形式）的過程，包括主要流程包括可測(cè)性設(shè)計(jì)、布局規(guī)劃、時(shí)鐘樹綜合、

布線、寄生參數(shù)提取、版圖物理驗(yàn)證等環(huán)節(jié)。1.2

EDA是集成電路產(chǎn)業(yè)的基石目前，集成電路產(chǎn)業(yè)鏈主要包括上游支撐層、中游制造層及下游應(yīng)用層等：1>

產(chǎn)業(yè)鏈上游為支撐層，主要包括技術(shù)服務(wù)商、軟件供應(yīng)商、材料及設(shè)備供應(yīng)商等。其中，技術(shù)

服務(wù)商針對(duì)集成電路設(shè)計(jì)、生產(chǎn)、測(cè)試、封裝及技術(shù)研發(fā)等環(huán)節(jié)提供各類模塊化/專業(yè)化技術(shù)

服務(wù)；軟件供應(yīng)商主要從事設(shè)計(jì)工具開發(fā)、銷售和服務(wù)；材料及設(shè)備供應(yīng)商提供集成電路設(shè)計(jì)

和制造全過程所需的硅片、光刻膠、掩模版等原材料，以及硅片制造、晶圓制造、封測(cè)等專用

設(shè)備。2>

產(chǎn)業(yè)鏈中游為制造層，主要包括集成電路設(shè)計(jì)、生產(chǎn)、封裝和測(cè)試企業(yè)。其中，集成電路設(shè)計(jì)

企業(yè)通過對(duì)集成電路系統(tǒng)、邏輯、電路和性能的研究設(shè)計(jì)，最終轉(zhuǎn)化為物理設(shè)計(jì)版圖；集成電

路生產(chǎn)企業(yè)負(fù)責(zé)晶圓生產(chǎn)，利用設(shè)計(jì)版圖制作光掩模版，并以多次光刻的方法將電路圖形呈現(xiàn)

于晶圓上，最終在晶圓表面/內(nèi)部形成立體電路；集成電路封裝企業(yè)主要將加工完成的晶圓，

進(jìn)行切割、封塑和包裝，以保護(hù)管芯并最終形成芯片產(chǎn)品；集成電路測(cè)試企業(yè)主要對(duì)芯片的可

靠性、穩(wěn)定性等進(jìn)行檢測(cè)。3>

產(chǎn)業(yè)鏈下游包括各應(yīng)用領(lǐng)域的系統(tǒng)廠商或制造商。該等企業(yè)最終將各類芯片成品集成于自身

產(chǎn)品（如工業(yè)產(chǎn)品、消費(fèi)電子產(chǎn)品、計(jì)算機(jī)相關(guān)產(chǎn)品、通信及周邊產(chǎn)品）中并投入市場(chǎng)。EDA屬于集成電路產(chǎn)業(yè)鏈上游支撐層中的軟件工具類，是整個(gè)集成電路產(chǎn)業(yè)的核心環(huán)節(jié)之一。目

前，EDA工具軟件已廣泛運(yùn)用于產(chǎn)業(yè)鏈中游的設(shè)計(jì)、生產(chǎn)、封裝、測(cè)試等環(huán)節(jié)。EDA對(duì)行業(yè)生產(chǎn)效率、產(chǎn)品技術(shù)水平有重要影響。從集成電路設(shè)計(jì)的角度看，設(shè)計(jì)人員必須使用

EDA工具設(shè)計(jì)幾十萬到數(shù)十億晶體管的復(fù)雜集成電路，以減少設(shè)計(jì)偏差、提高流片成功率及節(jié)省

流片費(fèi)用。EDA行業(yè)的市場(chǎng)狀況與集成電路設(shè)計(jì)業(yè)的發(fā)展?fàn)顩r緊密相關(guān)，每年

EDA市場(chǎng)表現(xiàn)情況

與設(shè)計(jì)企業(yè)營(yíng)收狀況具有高度一致性。從集成電路制造的角度看，芯片制造工藝不斷演進(jìn)，而新材

料、新工藝相關(guān)的下一代制造封測(cè)

EDA技術(shù)將給集成電路性能提升、尺寸縮減帶來新的發(fā)展機(jī)遇。芯片/集成電路產(chǎn)業(yè)呈現(xiàn)倒金字塔狀，EDA處于基石地位，支撐著規(guī)模龐大的數(shù)字經(jīng)濟(jì)。從市場(chǎng)價(jià)

值來看，根據(jù)賽迪智庫(kù)數(shù)據(jù)，2020

年

EDA行業(yè)的全球市場(chǎng)規(guī)模超過

70

億美元，卻支撐著數(shù)十萬

億規(guī)模的數(shù)字經(jīng)濟(jì)。在中國(guó)這個(gè)全球規(guī)模最大、增速最快的集成電路市場(chǎng)，EDA杠桿效應(yīng)更大。

可以想象，一旦

EDA這一產(chǎn)業(yè)基礎(chǔ)出現(xiàn)問題，包括集成電路設(shè)計(jì)企業(yè)在內(nèi)的全球集成電路產(chǎn)業(yè)必

將受到重大影響，由

EDA工具、集成電路、電子系統(tǒng)、數(shù)字經(jīng)濟(jì)等構(gòu)成的倒金字塔產(chǎn)業(yè)鏈結(jié)構(gòu)穩(wěn)

定將面臨巨大挑戰(zhàn)。EDA技術(shù)讓更大規(guī)模的集成電路成為可能，并能極大地降低軟件設(shè)計(jì)成本。隨著現(xiàn)在的芯片越來

越復(fù)雜，目前最常用的

SOC的晶體管個(gè)數(shù)更是動(dòng)輒就是幾億，甚至上十億，其設(shè)計(jì)的復(fù)雜度決定

了必須要由

EDA完成。此外，根據(jù)加州大學(xué)圣迭戈分校

AndrewKahng教授在

2013

年的推測(cè)，

2011

年設(shè)計(jì)一款消費(fèi)級(jí)應(yīng)用處理器芯片的成本約

4000

萬美元，如果不考慮

1993

年至

2009

年的

EDA技術(shù)進(jìn)步，相關(guān)設(shè)計(jì)成本可能高達(dá)

77

億美元，EDA技術(shù)進(jìn)步讓設(shè)計(jì)效率提升近

200

倍。EDA工具的發(fā)展從整體上提升了芯片設(shè)計(jì)的效率，從而平抑了芯片設(shè)計(jì)的總體成本。IP是現(xiàn)代集成電路設(shè)計(jì)與開發(fā)工作中不可或缺的要素。IP核（IntellectualPropertyCore）是指在

半導(dǎo)體集成電路設(shè)計(jì)中那些可以重復(fù)使用的、具有自主知識(shí)產(chǎn)權(quán)功能的設(shè)計(jì)模塊。隨著超大規(guī)模集

成電路設(shè)計(jì)、制造技術(shù)的發(fā)展，集成電路設(shè)計(jì)步入

SoC時(shí)代，設(shè)計(jì)變得日益復(fù)雜，利用預(yù)先設(shè)計(jì)、

驗(yàn)證好的功能模塊就可大幅提升設(shè)計(jì)效率。以

IP復(fù)用、軟硬件協(xié)同設(shè)計(jì)和超深亞微米/納米級(jí)設(shè)計(jì)

為技術(shù)支撐的

SoC已成為當(dāng)今超大規(guī)模集成電路的主流方向，當(dāng)前國(guó)際上絕大部分

SoC都是基于

多種不同

IP組合進(jìn)行設(shè)計(jì)的。EDA公司同樣具備為下游客戶提供豐富

IP方案的能力。EDA公司下游客戶包括眾多的設(shè)計(jì)公司，

為了提高設(shè)計(jì)效率，他們無需對(duì)芯片每個(gè)細(xì)節(jié)進(jìn)行設(shè)計(jì)，通過購(gòu)買

IP方案就可以實(shí)現(xiàn)某個(gè)特定功

能，而如何選擇

IP方案就成為了關(guān)鍵。與

EDA的生態(tài)類似，客戶往往會(huì)成熟可靠的

IP方案以及

IP供應(yīng)商，客戶粘性較大。若

EDA公司將

IP授權(quán)與

EDA銷售捆綁在一起，就不僅能為客戶提供

更加完整高效的芯片設(shè)計(jì)方案，還能提升客戶粘性與品牌競(jìng)爭(zhēng)力，進(jìn)一步推動(dòng)

EDA與

IP生態(tài)的完

善。目前，IP授權(quán)已經(jīng)成為

Synopsys與

Cadence兩大

EDA巨頭的重要收入來源。1.3

EDA未來兩大發(fā)展趨勢(shì)：EDA+云、EDA+AI后摩爾時(shí)代的集成電路技術(shù)演進(jìn)方向主要包括：1>

面向延續(xù)摩爾定律（MoreMoore）方向：?jiǎn)涡酒募梢?guī)模呈現(xiàn)爆發(fā)性增長(zhǎng)，為

EDA工具的

設(shè)計(jì)效率提出了更高的要求。2>

面向擴(kuò)展摩爾定律（MorethanMoore）方向：伴隨邏輯、模擬、存儲(chǔ)等功能被疊加到同一芯

片，EDA工具需具備對(duì)復(fù)雜功能設(shè)計(jì)的更強(qiáng)支撐能力。3>

面向超越摩爾定律（BeyondMoore）方向：新工藝、新材料、新器件等的應(yīng)用要求

EDA工具

的發(fā)展在仿真、驗(yàn)證等關(guān)鍵環(huán)節(jié)實(shí)現(xiàn)方法學(xué)的創(chuàng)新。后摩爾時(shí)代技術(shù)從單芯片的集成規(guī)模、功能集成、工藝、材料等方面的演進(jìn)驅(qū)動(dòng)著

EDA技術(shù)的進(jìn)

步和其應(yīng)用的延伸拓展。云化及平臺(tái)化是行業(yè)的重要趨勢(shì)。隨著

IC設(shè)計(jì)復(fù)雜度的不斷提升，IC設(shè)計(jì)公司都會(huì)面臨計(jì)算資

源需求激增、EDA峰值性能需求難以被滿足，深工藝數(shù)據(jù)遷移的消耗成本，多項(xiàng)目并行發(fā)生的資

源搶奪以及辦公地點(diǎn)限制帶來的效率影響等，這些問題都會(huì)直接影響芯片的研發(fā)周期以及研發(fā)成

本。IC設(shè)計(jì)上云能平滑多項(xiàng)目并行帶來的資源搶奪問題，降低

EDA的購(gòu)買成本，進(jìn)而提升研發(fā)整

體的效率。此外，過去安全隱患一直是限制

IC設(shè)計(jì)上云的關(guān)鍵阻礙，近年來，伴隨相關(guān)技術(shù)的逐

漸成熟，用戶使用習(xí)慣的改善，“云計(jì)算+EDA工具”的模式開始逐漸得到認(rèn)可。例如，微軟就與

MentorGraphics、臺(tái)積電、AMD多方合作，在微軟云

Azure上驗(yàn)證了

7nm的芯片設(shè)計(jì)；Synopsys與三星合作推出了

SAFE云設(shè)計(jì)平臺(tái)，共同為

SamsungFoundry的客戶提供可拓展的安全的云端

設(shè)計(jì)環(huán)境，在該環(huán)境中可實(shí)現(xiàn)

IC設(shè)計(jì)和驗(yàn)證、全數(shù)字和模擬流程。AI將更好地實(shí)現(xiàn)

EDA設(shè)計(jì)中算力、資源的分配，AI與

EDA融合是另一重要的行業(yè)發(fā)展趨勢(shì)。近

年來，伴隨芯片設(shè)計(jì)基礎(chǔ)數(shù)據(jù)量的不斷增加、系統(tǒng)運(yùn)算能力的階躍式上升，這讓

AI技術(shù)在

EDA領(lǐng)

域的應(yīng)用的需求逐步上升。借助

AI算法，EDA工具可以幫助客戶實(shí)現(xiàn)最優(yōu)化的功耗、性能、面

積目標(biāo)，大幅提升芯片設(shè)計(jì)驗(yàn)證效率，助力芯片設(shè)計(jì)企業(yè)提升產(chǎn)品研發(fā)效率，以開發(fā)性能更高的終

端產(chǎn)品。2017

年，美國(guó)國(guó)防部高級(jí)研究計(jì)劃局（DARPA）推出的“電子復(fù)興計(jì)劃（ERI）”中的

電子設(shè)備智能設(shè)計(jì)（IDEA）項(xiàng)目，描繪出新的

AI技術(shù)賦能

EDA工具發(fā)展目標(biāo)與方向。其中，提

出的目標(biāo)是實(shí)現(xiàn)“設(shè)計(jì)工具在版圖設(shè)計(jì)中無人干預(yù)的能力”，即通過人工智能和機(jī)器學(xué)習(xí)的方法將

設(shè)計(jì)經(jīng)驗(yàn)固化，進(jìn)而形成統(tǒng)一的版圖生成器，以期實(shí)現(xiàn)通過版圖生成器在

24

小時(shí)之內(nèi)完成

SoC

（系統(tǒng)級(jí)芯片）、SiP（系統(tǒng)級(jí)封裝）和印刷電路板（PCB）的版圖設(shè)計(jì)。海外

EDA巨頭正積極布局

AI技術(shù)。2020

年

3

月，Synopsys推出業(yè)界首個(gè)用于

AI自主芯片設(shè)計(jì)

解決方案——DSO.ai，可以幫助設(shè)計(jì)團(tuán)隊(duì)優(yōu)化決策流程，讓芯片設(shè)計(jì)團(tuán)隊(duì)接近專家級(jí)水平進(jìn)行操

作。DSO.ai也被瑞薩電子引入到其先進(jìn)的汽車芯片設(shè)計(jì)環(huán)境，以實(shí)現(xiàn)更好的

PPA解決方案。2021

年

7

月，Cadence推出首款基于機(jī)器學(xué)習(xí)的設(shè)計(jì)工具——Cerebrus，這款工具可以擴(kuò)展數(shù)字芯片

設(shè)計(jì)流程并使之自動(dòng)化，相較人工方法可將工程生產(chǎn)力提高多達(dá)

10

倍，同時(shí)最多可將功耗、性能

和面積

（PPA）結(jié)果改善

20%，以快速滿足包括消費(fèi)電子、超大規(guī)模計(jì)算、5G通信、汽車和移

動(dòng)等廣泛市場(chǎng)的設(shè)計(jì)要求。二、EDA行業(yè)及競(jìng)爭(zhēng)格局分析2.1

行業(yè)規(guī)模：整體平穩(wěn)增長(zhǎng)，國(guó)內(nèi)市場(chǎng)增速高于全球近年來