數(shù)字電路與邏輯設(shè)計(jì)第二章

數(shù)字電路與邏輯設(shè)計(jì)第二章第一頁，共一百三十八頁，編輯于2023年，星期三邏輯門電路門電路：用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路通稱門電路。門電路是構(gòu)成數(shù)字電路的基本器件，可以由分立元件構(gòu)成，但實(shí)際中常用的是集成邏輯門。理解邏輯門的基本結(jié)構(gòu)、工作原理；掌握基本邏輯門的外部特性。本章重點(diǎn)重點(diǎn)第二頁，共一百三十八頁，編輯于2023年，星期三半導(dǎo)體集成電路半導(dǎo)體集成電路是采用外延生長、光刻、氧化物生長、離子注入等技術(shù)，將晶體管、電阻、電容等元件和內(nèi)部電路連線一起做在一塊半導(dǎo)體基片上所構(gòu)成的電路單元。它又稱為集成電路組件。第三頁，共一百三十八頁，編輯于2023年，星期三2.1數(shù)字集成電路特點(diǎn)和分類雙極型集成電路MOS集成電路按有源器件類型分PMOSNMOSCMOSTTL、ECLI2L、HTL兩類集成電路相比較：雙極型集成電路工作速度高，驅(qū)動(dòng)能力強(qiáng)，但功耗大，集成度低。MOS集成電路集成度高，功耗相對較低。缺點(diǎn)是工作速度略低。目前CMOS器件是主要的數(shù)字集成電路工藝。單位面積上晶體管數(shù)。第四頁，共一百三十八頁，編輯于2023年，星期三2.1數(shù)字集成電路特點(diǎn)和分類按集成度分SSI（10-100個(gè)晶體管，10-20個(gè)等效門）MSI（100-1000個(gè)晶體管，20-100個(gè)等效門）LSI（103-105個(gè)晶體管，100-1000個(gè)等效門）VLSI（>105個(gè)晶體管，>104個(gè)以上等效門）常用SSI、MSI：門、觸發(fā)器、譯碼器、多路選擇器、加法器、算術(shù)邏輯單元、寄存器、計(jì)數(shù)器、移位寄存器。常見LSI、VLSI：只讀存儲(chǔ)器、隨機(jī)存取寄存器、可編程邏輯器件、大規(guī)模移位寄存器、微處理器、單片微處理機(jī)、位片式微處理器、高速乘法累加器、通用和專用數(shù)字信號(hào)處理器。第五頁，共一百三十八頁，編輯于2023年，星期三2.1數(shù)字集成電路特點(diǎn)和分類按設(shè)計(jì)方法分通用芯片可編程邏輯器件半定制集成電路全定制集成電路邏輯門電路是構(gòu)成數(shù)字器件的基本單元。功能固定，所實(shí)現(xiàn)的系統(tǒng)體積和功耗都較大。通過對器件內(nèi)部的連線編程來實(shí)現(xiàn)預(yù)期的邏輯功能。使用靈活，減少了系統(tǒng)的芯片數(shù)和功耗。門陣列、標(biāo)準(zhǔn)單元等構(gòu)成的集成電路，內(nèi)部連線向廠家定做，適用于器件需求較多時(shí)。針對用戶的技術(shù)要求由器件生產(chǎn)廠家專門進(jìn)行設(shè)計(jì)和制作，只適用于很大批量的生產(chǎn)。第六頁，共一百三十八頁，編輯于2023年，星期三2.2晶體管的開關(guān)特性2.2.1晶體二極管的開關(guān)特性半導(dǎo)體二極管具有單向?qū)щ娦?，外加正向電壓時(shí)導(dǎo)通，外加反向電壓時(shí)截止，相當(dāng)于一個(gè)受外加電壓極性控制的開關(guān)。第七頁，共一百三十八頁，編輯于2023年，星期三二極管的等效電路當(dāng)二極管的正向?qū)▔航岛屯饧与妷合啾炔荒芎雎?，而?dǎo)通電阻與外接電阻相比可以忽略時(shí)，近似特性曲線和等效電路如右下圖所示。在數(shù)字電路中，多數(shù)情況都符合外加電壓較低而外接電阻較大的條件，因此常用這種近似方法。VDVD第八頁，共一百三十八頁，編輯于2023年，星期三2.2.1晶體二極管的開關(guān)特性二極管由正向?qū)顟B(tài)變?yōu)榉聪蚪刂範(fàn)顟B(tài)所需要的時(shí)間，稱為反向恢復(fù)時(shí)間tR，它是擴(kuò)散區(qū)所存儲(chǔ)的電荷消散所需要的時(shí)間。影響二極管開關(guān)速度的主要因素是反向恢復(fù)時(shí)間。二極管由反向截止?fàn)顟B(tài)變?yōu)檎驅(qū)顟B(tài)所需要的時(shí)間來，稱為開通時(shí)間，它是在擴(kuò)散區(qū)存儲(chǔ)電荷所需要的時(shí)間，這個(gè)時(shí)間很短，可以忽略不計(jì)。二極管在導(dǎo)通與截止兩種狀態(tài)之間轉(zhuǎn)換需要一定的時(shí)間，轉(zhuǎn)換時(shí)間的長短決定了器件可以工作的最大速度。第九頁，共一百三十八頁，編輯于2023年，星期三2.2.2雙極型晶體管的開關(guān)特性飽和區(qū)放大區(qū)截止區(qū)輸出特性曲線在數(shù)字電路中，晶體管工作在飽和與截止?fàn)顟B(tài)。通過改變基極信號(hào)vI來控制C、E間的接通與斷開。第十頁，共一百三十八頁，編輯于2023年，星期三三極管的三種工作狀態(tài)截止?fàn)顟B(tài)：發(fā)射結(jié)和集電結(jié)均反向偏置。iB≤0，iC=0，VBE≤0V(硅管<0.5V就基本截止)。放大狀態(tài)：發(fā)射結(jié)正向偏置，集電結(jié)反向偏置。iB>0，iC=?iB，有電流放大作用。飽和狀態(tài)：發(fā)射結(jié)和集電結(jié)均正向偏置。iBIBS

（iC<?iB

），VCE

很小(VCE(sat)≈0.3V)，飽和得越深，VCE就越小，深度飽和時(shí)VCE(sat)≈0.1V。飽和壓降基極臨界飽和電流第十一頁，共一百三十八頁，編輯于2023年，星期三雙極型三極管的基本開關(guān)電路當(dāng)νI=VIL<Vth（開啟電壓）時(shí)，三極管截止，νO=VCC=VOH。當(dāng)νI=VIH

>

Vth時(shí)，三極管導(dǎo)通。隨著νI的增加，iB增加，RC上的壓降增大，νO減小。VIL截止vI>Vth導(dǎo)通iBiCVCC第十二頁，共一百三十八頁，編輯于2023年，星期三雙極型三極管的基本開關(guān)電路當(dāng)vI增大到一定值時(shí)，三極管進(jìn)入飽和狀態(tài)，三極管相當(dāng)于閉合的開關(guān)，νO=VCE（sat)=VOL

≈0.3V。晶體管進(jìn)入臨界飽和狀態(tài)時(shí)的集電極和基極電流分別記為ICS、IBS：

第十三頁，共一百三十八頁，編輯于2023年，星期三雙極型三極管的基本開關(guān)電路當(dāng)RC上的壓降增大到接近電源電壓VCC時(shí)，三極管上的壓降近似為0，三極管處于深度飽和狀態(tài)，νO=VCE（sat)=VOL

≈0.1V。飽和狀態(tài)時(shí)iBIBS

（iC<?iB

）。如果外部負(fù)載電流流入晶體管的集電極（稱為灌電流負(fù)載電流），會(huì)使晶體管脫離飽和狀態(tài)而進(jìn)入放大狀態(tài)，輸出電壓開始升高。

為使三極管處于飽和狀態(tài)，輸出保持為低電平，必須保證iB>IBS=ICS/β。第十四頁，共一百三十八頁，編輯于2023年，星期三雙極型三極管的開關(guān)等效電路截止?fàn)顟B(tài)等效電路ICEO

≈0飽和導(dǎo)通狀態(tài)等效電路VCE（sat)≈0當(dāng)νI=VIL時(shí)，三極管截止，νO=VOH；當(dāng)νI=VIH

時(shí)，三極管飽和，νO=VOL。第十五頁，共一百三十八頁，編輯于2023年，星期三雙極型三極管的動(dòng)態(tài)開關(guān)特性延遲時(shí)間td：三極管發(fā)射結(jié)電壓由反偏上升到0.5V，晶體管開始導(dǎo)通，所需要的時(shí)間。上升時(shí)間tr：集電極電流iC從0.1ICS上升到0.9ICS所需時(shí)間。截止?fàn)顟B(tài)→飽和狀態(tài)開通時(shí)間ton：三極管從截止?fàn)顟B(tài)轉(zhuǎn)換為飽和狀態(tài)所需要的時(shí)間，ton=td+tr

。tdtrton第十六頁，共一百三十八頁，編輯于2023年，星期三三極管的關(guān)閉時(shí)間存儲(chǔ)時(shí)間ts：三極管從飽和狀態(tài)進(jìn)入放大狀態(tài)過程中，基區(qū)所存儲(chǔ)的多余電荷消散所需要的時(shí)間。飽和狀態(tài)→截止?fàn)顟B(tài)下降時(shí)間tf：集電極電流從0.9ICS到減小為0.1ICS

所需要的時(shí)間。關(guān)閉時(shí)間toff：三極管從飽和狀態(tài)轉(zhuǎn)換為截止?fàn)顟B(tài)所需要的時(shí)間，toff=ts+tf

。tstftoff第十七頁，共一百三十八頁，編輯于2023年，星期三三極管的開關(guān)時(shí)間一般延遲時(shí)間td較小，存儲(chǔ)時(shí)間ts隨飽和深度而變化。當(dāng)飽和深度較深時(shí)，ts時(shí)間最長，成為影響三極管工作速度的主要因素。由于晶體管存在開關(guān)時(shí)間，當(dāng)作開關(guān)使用時(shí)，不能隨控制信號(hào)的狀態(tài)變化而立即改變狀態(tài)，因此，晶體管的開關(guān)時(shí)間將是影響電路工作速度的主要因素。第十八頁，共一百三十八頁，編輯于2023年，星期三0V5V0.7VvAvBvFHHHHLLLHLLLL5V5V5V2.3二極管邏輯門2.3.1、二極管與門電路ABF111100010000A、B中有一個(gè)或一個(gè)以上為低電平0V，則輸出F就為低電平0.7V。只有A、B全為高電平5V，則輸出F才為高電平5V。F=AB低電平上升了0.7V第十九頁，共一百三十八頁，編輯于2023年，星期三2.3.2二極管或門電路5V0V4.3VvAvBvFHHHHLLLHLLHHABF111100010011F=A+B0V0VA、B中有一個(gè)或一個(gè)以上為高電平5V，則輸出F就為高電平4.3V。高電平下降了0.7V只有A、B全為低電平0V，則輸出F才為低電平0V。0V第二十頁，共一百三十八頁，編輯于2023年，星期三二極管門電路的缺點(diǎn)當(dāng)信號(hào)通過二極管門電路時(shí)，會(huì)因?yàn)槎O管的正向?qū)▔航刀鴮?dǎo)致電平偏離。二極管門電路帶負(fù)載能力差。克服缺點(diǎn)的方法：在二極管門電路的輸出端連接一個(gè)三極管反相器，構(gòu)成與非門、或非門。RL越小，VF越低，越偏離高電平EC輸出高電平二極管門電路不能實(shí)現(xiàn)非邏輯。第二十一頁，共一百三十八頁，編輯于2023年，星期三2.4晶體管反相器BE結(jié)反偏，三極管可靠截止。VO=VCC=12V=VOH0V12VEb的接入使得即使輸入低電平稍大于0，三極管也能可靠截止，使輸出為高電平。-0.92VVI=VIL=0V時(shí)：第二十二頁，共一百三十八頁，編輯于2023年，星期三2.4.1晶體管反相器的工作原理VI=VIH=3V時(shí)：Ib=I1-I2Ib>IBS三極管飽和

VO=Vce(sat)≈0.3V=VOL3V0.3VIbI1I2第二十三頁，共一百三十八頁，編輯于2023年，星期三2.4.2反相器的負(fù)載能力灌電流負(fù)載IL反相器后面所接的其它電路負(fù)載電流IL流入反相器三極管VT飽和時(shí)，VO=VOL=0.3V，D截止。IC=IRC+IL≈EC/RC+IL=12mA+IL隨著IL的增大，Ic也增大，到Ic=ICS時(shí)VT臨界飽和，Ic再增大，VT就會(huì)退出飽和，VO就會(huì)上升而不能維持為低電平。負(fù)載能力：在保證正常的輸出高、低電平值的情況下，反相器輸出端所能承受的最大電流。3VICIRC3V第二十四頁，共一百三十八頁，編輯于2023年，星期三反相器的灌電流負(fù)載能力ILmax=ICS-IRC=12.6mA提高灌電流負(fù)載能力的方法：1、提高三極管的飽和深度。2、加大Rc使IRC減小。臨界飽和時(shí)：ICS=?IBS=?Ib=30×0.82=24.6mAIC=IRC+IL≈EC/RC+IL=12mA+IL≤ICSIL3V3V第二十五頁，共一百三十八頁，編輯于2023年，星期三反相器的拉電流負(fù)載能力IRCIDIL負(fù)載電流IL從反相器流出晶體管VT截止，IC=0

，二極管Ｄ導(dǎo)通，VO=VOH=Ｅq＋VＤ＝3.7V。隨著IL的增大，ID減小，極限時(shí)ID=0，D截止。減小Rc使IRC增加。提高拉電流負(fù)載能力的方法：3V0V第二十六頁，共一百三十八頁，編輯于2023年，星期三系列型號(hào)電源電壓（V）門傳輸時(shí)延（ns）門靜態(tài)功耗（mW）TTL54/74TTL54/74LSTTL54/74ALSTTL5±5%(74)5±10%(54)107.5510212.5TTL集成邏輯門同型號(hào)不同系列的器件,邏輯功能相同，管腳兼容，但性能不同。TTL電路分類TTLSTTLLSTTLALSTTL中速標(biāo)準(zhǔn)TTL肖特基TTL，速度快，功耗大。低功耗肖特基TTLASTTLFTTL先進(jìn)低功耗肖特基TTL快速TTL先進(jìn)肖特基TTL第二十七頁，共一百三十八頁，編輯于2023年，星期三2.5.1TTL與非門的電路結(jié)構(gòu)和工作原理輸入級(jí)中間級(jí)輸出級(jí)中間級(jí)是放大級(jí)，由T2、R2和R3組成，T2的集電極和發(fā)射極可以分別提供兩個(gè)相位相反的電壓信號(hào)。輸入級(jí)由多發(fā)射極晶體管T1和基極電阻R1組成，它實(shí)現(xiàn)了輸入變量A、B、C的與運(yùn)算。二極管D1、D2和D3可以限制輸入端可能出現(xiàn)的負(fù)極性干擾。輸出級(jí)由T3、T4、T5和R4、R5組成，其中T3、T4構(gòu)成復(fù)合跟隨器，與T5組成推挽輸出結(jié)構(gòu)，具有較強(qiáng)的負(fù)載能力。第二十八頁，共一百三十八頁，編輯于2023年，星期三多發(fā)射極晶體管F=ABC多發(fā)射極晶體管實(shí)現(xiàn)了輸入變量A、B、C的與運(yùn)算。第二十九頁，共一百三十八頁，編輯于2023年，星期三TTL與非門工作原理VCC=5V、VIL=0.3VVIH=3.6V、β=30Vce(sat深)=0.1VVce(sat)=0.3V有一個(gè)輸入為低電平：

VA=0.3V，VB=VC=3.6VT1管的beA結(jié)搶先導(dǎo)通，使T1基極Vb1=0.3+0.7=1V，另兩個(gè)發(fā)射結(jié)因反偏而截止。T2管截止（Vb1<Vbc1+Vbe2=0.7+0.7=1.4V）ib1=(Vcc-Vb1)/R1=(5-1)/3=1.3mAic1≈00.3V3.6V3.6V1V三極管飽和條件：

ic<?ib或ib>IBS5Vic1<<?ib1第三十頁，共一百三十八頁，編輯于2023年，星期三TTL與非門工作原理Vb2=Vc1=0.1+0.3=0.4V因此T5也截止。Vc2≈Vcc=5V，使T3和T4導(dǎo)通。VF=Vcc-ib3×R2-Vbe3-Vbe4≈5-0.7-0.7=3.6Vic1<<?ib1，T1處于深度飽和狀態(tài)，Vces1=0.1V。輸入有一個(gè)或一個(gè)以上為低電平時(shí)輸出為高電平3.6V。5V0.4V3.6V0.3V3.6V3.6V第三十一頁，共一百三十八頁，編輯于2023年，星期三TTL與非門工作原理輸入全為高電平VA=VB=VC=3.6VVb1的電位較高，使T1的集電結(jié)和T2、T5全導(dǎo)通。Vb1=2.1V，T1的發(fā)射結(jié)反偏，因此T1處于倒置狀態(tài)。ic1=(1+?F)ib1ic2max≈Vcc/R2≈6.67mAic2<?ib2(?=30)2.1V3.6V3.6V3.6VT2飽和Vc2=Vces2+Vbe51V5V≈ib1=(VCC-Vb1)/R1=0.97mA=ib2=0.3+0.7=1V=Vb3第三十二頁，共一百三十八頁，編輯于2023年，星期三TTL與非門工作原理Vb3=VC2=1V，使T3導(dǎo)通，而T4截止。iC5≈0ib5很大ic5<<?ib5,T5處于深度飽和狀態(tài)VF=Vces(sat)5=0.1V0.1V輸入全為高電平時(shí)輸出為低電平0.1V1V輸入有一個(gè)或一個(gè)以上為低電平時(shí)輸出為高電平3.6V3.6V3.6V第三十三頁，共一百三十八頁，編輯于2023年，星期三TTL與非門的優(yōu)點(diǎn)VO=VOH時(shí)，T5截止，輸出為復(fù)合跟隨器輸出，輸出電阻很低，負(fù)載能力強(qiáng)。VO=VOL時(shí)，T4截止，T5飽和，輸出電阻很低，負(fù)載能力強(qiáng)。無論是高電平輸出還是低電平輸出，TTL與非門的輸出電阻都很低，都有較強(qiáng)的帶負(fù)載能力。第三十四頁，共一百三十八頁，編輯于2023年，星期三2.5.2TTL與非門的特性參數(shù)1.電壓傳輸特性電壓傳輸特性：輸出VO電壓隨輸入電壓VI的變化而變化的曲線。線性區(qū):當(dāng)0.6V≤VI<1.3V，0.7V≤Vb2＜1.4V時(shí)，T2導(dǎo)通，T5仍截止，VC2隨VI升高而下降，經(jīng)T3、T4兩級(jí)射隨器使VO線性下降。轉(zhuǎn)折區(qū)：1.3V≤Vi<1.4V，T5由截止變?yōu)閷?dǎo)通，輸出迅速降低。飽和區(qū)：VI≥1.4V，T4截止，T5深度飽和，輸出低電平0.2V。截止區(qū)：當(dāng)VI<0.6V，T2、T5截止，輸出高電平VOH=3.6V。第三十五頁，共一百三十八頁，編輯于2023年，星期三TTL與非門的參數(shù)從傳輸特性曲線可知：TTL電路的VOH=3.6V，VOL=0.2V。手冊上規(guī)定：VOH≥2.4V，VOL≤0.4V。3.6V0.2V第三十六頁，共一百三十八頁，編輯于2023年，星期三閾值電壓VT（門限電壓）VT電壓傳輸特性曲線上轉(zhuǎn)折區(qū)CD段中點(diǎn)對應(yīng)的輸入電壓，既是三極管T5截止和導(dǎo)通的分界線，也是輸出高、低電平的分界線，因此這個(gè)電壓稱為閾值電壓VT也叫門限電壓。VT≈1.4V第三十七頁，共一百三十八頁，編輯于2023年，星期三開門電平VON在保證輸出為低電平的前提下，所允許的輸入高電平的最小值稱為開門電平VON

。

VON0.4VVON=1.5V手冊規(guī)定：VON≤1.8V第三十八頁，共一百三十八頁，編輯于2023年，星期三關(guān)門電平VOFF在保證輸出為高電平的前提下，所允許的輸入低電平的最大值稱為關(guān)門電平VOFF

。

VOFF2.4VVOFF=1.1V手冊規(guī)定：ＶOFF≥0.8V第三十九頁，共一百三十八頁，編輯于2023年，星期三噪聲容限噪聲容限：在保證輸出高、低電平基本不變（或者說變化的大小不超過允許的限度）的前提下，輸入電平允許波動(dòng)的范圍。VIVO噪聲第四十頁，共一百三十八頁，編輯于2023年，星期三噪聲容限低電平噪聲容限VNL：保證輸出為高電平的前提下，允許疊加在輸入低電平上的最大噪聲或干擾電壓。高電平噪聲容限VNH：保證輸出為低電平的前提下，允許疊加在輸入高電平上的最大噪聲或干擾電壓。VOFFVON2.4V0.4VVNLVIL噪聲VNL=VOFF-VILVNH=VIH–VONVIH噪聲VNH第四十一頁，共一百三十八頁，編輯于2023年，星期三噪聲容限VOFFVON2.4V0.4V開門電平和關(guān)門電平越接近，傳輸特性越接近理想情況，與非門的噪聲容限越大，抗干擾能力越強(qiáng)。VNL=VOFF-VILVNH=VIH–VON第四十二頁，共一百三十八頁，編輯于2023年，星期三噪聲容限將多個(gè)門組成系統(tǒng)時(shí)，前級(jí)門的輸出是后級(jí)門的輸入。前級(jí)的輸出高電平為VOH1=VIH2=2.4V，器件的開門電平VON=1.8V，則VNH=VON-VIH=2.4-1.8=0.6V。前級(jí)的輸出低電平為VOL1=VIL2=0.4V，器件的關(guān)門電平VOFF=0.8V，則

VNL=VOFF-VIL=0.8-0.4=0.4V。第四十三頁，共一百三十八頁，編輯于2023年，星期三2、靜態(tài)輸入特性(1)靜態(tài)輸入電流與輸入電壓之間的關(guān)系曲線，即iI=f（VI）。假定輸入電流流入T1發(fā)射極時(shí)方向?yàn)檎?，反之為?fù)。0.2VIIL當(dāng)VI=VIL=0.2V時(shí),T1飽和，T2、T5截止。IIL是VI=VIL時(shí)流過R1的電流，是輸入端的總電流，當(dāng)與非門的輸入端并接使用時(shí)，總的低電平輸入電流等于單個(gè)輸入端的電流。

第四十四頁，共一百三十八頁，編輯于2023年，星期三輸入短路電流IIS輸入短路電流IIS：指輸入信號(hào)VI=0V時(shí)，由輸入端流出的電流。由上式可以看出：IIS

是VI=0V時(shí)流過R1的電流，是輸入端的總電流，當(dāng)有n個(gè)輸入端為VI=0V時(shí)，總的IIS不變。-1.4mA0VIIS第四十五頁，共一百三十八頁，編輯于2023年，星期三2、靜態(tài)輸入特性當(dāng)VI=VIH=3.4V時(shí)，T1處于倒置放大狀態(tài)，T2、T5處于飽和狀態(tài)，T4截止。IIH稱為輸入漏電流（輸入高電平電流）：當(dāng)VI＞VT時(shí)的輸入電流，即T1倒置工作時(shí)的反向電流，其電流值很小，約為10μA。IIH當(dāng)與非門的輸入端并接使用時(shí)，總的高電平輸入電流等于各輸入端電流之和。

Ib1第四十六頁，共一百三十八頁，編輯于2023年，星期三2、靜態(tài)輸入特性74系列門電路每個(gè)輸入端的IIH值在40A以下。第四十七頁，共一百三十八頁，編輯于2023年，星期三輸入負(fù)載特性在Ri

較小，T5導(dǎo)通之前，近似有：當(dāng)Ri較小時(shí)，VI幾乎與Ri成正比。當(dāng)Ri增加到使VI=1.4V時(shí)，Vb1升高為2.1V，使T5導(dǎo)通，此后，Vb1被鉗位在2.1V，則輸入維持VI=1.4V不變。隨著Ri的增加，VI增加，到Ri大到一定程度上面的公式就不再適用。1.4V第四十八頁，共一百三十八頁，編輯于2023年，星期三輸入負(fù)載特性Ri較小時(shí)，VI=VIL，與非門截止，輸出高電平；Ri較大時(shí)，VI=VIH，與非門導(dǎo)通，輸出低電平。關(guān)門電阻ROFF

：保證與非門關(guān)閉，輸出為高電平（VOH≥2.4V）的條件下所允許的Ri的最大值。開門電阻RON

：保證與非門導(dǎo)通，輸出為低電平（VOL≤0.4V）的條件下所允許的Ri的最小值。標(biāo)準(zhǔn)TTL的ROFF≈700Ω，RON≈2KΩ

。TTL門電路的輸入端懸空相當(dāng)于輸入高電平。第四十九頁，共一百三十八頁，編輯于2023年，星期三3、靜態(tài)輸出特性輸出電壓隨輸出電流(負(fù)載)的變化情況。IL輸出高電平T5截止T3、T4導(dǎo)通拉電流負(fù)載空載時(shí)：VO=VOH≈5-2×0.7=3.6V3.6V5mA當(dāng)RL較大，IL<5mA時(shí)，由于是射極跟隨器輸出，內(nèi)阻低，輸出電平隨輸出電流IL的變化不大，基本保持為3.6V。加上負(fù)載RL第五十頁，共一百三十八頁，編輯于2023年，星期三3、靜態(tài)輸出特性為保證VO=VOH≥2.4V，必須使IL≤14mA

。但考慮到功耗，實(shí)際使用時(shí)負(fù)載電流一般不能超過0.4mA。

隨著RL的減小，IL增大，當(dāng)IL>5mA時(shí)，T3深飽和。

輸出VO隨IL的增加而降低。

2.4VO=VCC-Vces3-Vbe4-IR5×R55mAIL14mA≈Vcc-Vces3-Vbe4-IL×R5第五十一頁，共一百三十八頁，編輯于2023年，星期三3、靜態(tài)輸出特性T5的導(dǎo)通電阻Rces5很小，大致為十幾歐姆，因此，當(dāng)IL增加時(shí)，VOL上升很緩慢。輸出低電平T4截止、T5飽和從曲線上可以看出，要使VOL≤0.4V，則IL≤20mA。灌電流負(fù)載0.4VVo=IL×Rces5IL第五十二頁，共一百三十八頁，編輯于2023年，星期三負(fù)載能力以推動(dòng)同類門的個(gè)數(shù)來衡量推動(dòng)同類門的個(gè)數(shù)稱為扇出系數(shù)NO。VO=VOH≥2.4V時(shí)對于推動(dòng)門有：ILmax拉=0.4mA對于負(fù)載門有：IIH≈40μAILIIHIIHIIHVOH第五十三頁，共一百三十八頁，編輯于2023年，星期三負(fù)載能力VO=VOL≤0.4V時(shí)對于推動(dòng)門有：ILmax灌=20mA對于負(fù)載門有：IIL≈-1.3mA≈15綜上可得：扇出系數(shù)NO=10。一般手冊上給出NO≥8ILIILIILIILVOL-1.3mA第五十四頁，共一百三十八頁，編輯于2023年，星期三2.5.3TTL邏輯門的動(dòng)態(tài)特性1、平均傳輸延遲時(shí)間tpd導(dǎo)通延遲時(shí)間tPHL

：輸入信號(hào)vI上升致幅值的50%到輸出響應(yīng)vO下降致幅值的50%所需要的時(shí)間間隔。截止延遲時(shí)間tPLH

：輸入信號(hào)vI下降致幅值的50%到輸出響應(yīng)vO上升致幅值的50%所需要的時(shí)間間隔。平均傳輸延遲時(shí)間指輸出電壓波形滯后于輸入電壓波形的時(shí)間。tPHL<tPLHtPHLtPLH標(biāo)準(zhǔn)TTL門電路：tpd=10ns～20ns第五十五頁，共一百三十八頁，編輯于2023年，星期三２、交流噪聲容限由于TTL電路中存在三極管的開關(guān)時(shí)間和分布電容的沖放電過程，因此輸入信號(hào)狀態(tài)變化時(shí)必須有足夠的變化幅度和作用時(shí)間才能使輸出狀態(tài)可靠改變。當(dāng)輸入信號(hào)為窄脈沖，而且脈沖寬度接近于門電路的傳輸延遲時(shí)間時(shí)，為使輸出狀態(tài)可靠改變所需要的脈沖幅度遠(yuǎn)大于信號(hào)為直流時(shí)所需要的信號(hào)變化幅度。門電路對這類窄脈沖的容限稱為交流噪聲容限，交流噪聲容限大于直流噪聲容限。第五十六頁，共一百三十八頁，編輯于2023年，星期三２、交流噪聲容限正脈沖噪聲容限：使輸出高電平降到2.0V時(shí)所需輸入正脈沖的幅度。負(fù)脈沖噪聲容限：使輸出低電平升到0.8V時(shí)所需輸入負(fù)脈沖的幅度。絕大多數(shù)TTL門電路的傳輸延遲時(shí)間都在50ns以內(nèi)，因此當(dāng)輸入脈沖的寬度達(dá)到s數(shù)量級(jí)時(shí)，在信號(hào)作用時(shí)間內(nèi)電路已經(jīng)達(dá)到穩(wěn)態(tài)，應(yīng)將輸入信號(hào)按直流信號(hào)處理。脈沖寬度越窄，交流噪聲容限越大。第五十七頁，共一百三十八頁，編輯于2023年，星期三３、空載平均功耗空載導(dǎo)通功耗Pon：輸出端空載，輸出為低電平時(shí)的電路功耗。對74H系列，Pon≈32mWPon=IE×VccIE為空載導(dǎo)通時(shí)的電源電流空載截止功耗Poff：輸出端空載，輸出為高電平時(shí)的電路功耗。Poff<Pon空栽平均功耗＝（Pon＋Poff）/２TTL與非門的空載功耗和工作頻率有關(guān)，頻率越高，空載功耗越大。Poff≈5mW第五十八頁，共一百三十八頁，編輯于2023年，星期三2.5.4、其它類型的TTL門電路學(xué)習(xí)本部分內(nèi)容所要達(dá)到的目的：會(huì)分析TTL電路實(shí)現(xiàn)的邏輯功能。分析方法：從輸入到輸出逐級(jí)寫出各單元電路的邏輯關(guān)系。要熟練掌握三種基本的邏輯單元電路。第五十九頁，共一百三十八頁，編輯于2023年，星期三三種最基本的邏輯單元電路輸入全為低電平時(shí)，兩個(gè)三極管都截止，F(xiàn)1為高電平VCC，只要有一個(gè)輸入為高電平，對應(yīng)的三極管飽和，F(xiàn)1輸出就為低電平。F2與F1相反。第六十頁，共一百三十八頁，編輯于2023年，星期三1、或非門ABA+B當(dāng)或非門的輸入端并接使用時(shí)，總的輸入電流等于各輸入端電流之和。

第六十一頁，共一百三十八頁，編輯于2023年，星期三2、與或非門ABCD第六十二頁，共一百三十八頁，編輯于2023年，星期三3、異或門AB第六十三頁，共一百三十八頁，編輯于2023年，星期三推挽輸出電路的優(yōu)缺點(diǎn)優(yōu)點(diǎn)：輸出電阻低，有較強(qiáng)的帶負(fù)載能力。缺點(diǎn)1

：電源確定后輸出高電平就固定了，無法滿足對不同輸出高電平的要求。缺點(diǎn)2

：不能驅(qū)動(dòng)較大電流，較高電壓的負(fù)載。缺點(diǎn)3

：不能把具有推挽輸出結(jié)構(gòu)的門電路的輸出端并聯(lián)使用。第六十四頁，共一百三十八頁，編輯于2023年，星期三推挽輸出電路輸出端并聯(lián)問題10如果將兩個(gè)普通TTL門輸出端直接并聯(lián)：大電流的后果：因功耗過大損壞門電路。普通TTL門輸出端不能直接并聯(lián)。門1輸出高電平，T5截止，T4導(dǎo)通。從Vcc→R4→門1的T4→門2的T5產(chǎn)生一個(gè)很大的電流。門2輸出低電平，T5飽和。第六十五頁，共一百三十八頁，編輯于2023年，星期三2.5.5集電極開路的門電路（OC門）當(dāng)輸入端全為高電平時(shí)，T2、T5導(dǎo)通，輸出Y為低電平；

輸入端有一個(gè)為低電平時(shí)，T2、T5截止，輸出Y高電平接近外接電源電壓VC。輸出邏輯電平：低電平0.1V，高電平為VC（5-30V）。OC門的結(jié)構(gòu)RLVC使用時(shí)必須外接上拉電阻和電源OC門完成“與非”邏輯功能:邏輯符號(hào)：第六十六頁，共一百三十八頁，編輯于2023年，星期三OC門實(shí)現(xiàn)“線與”邏輯將OC門輸出端并聯(lián)在一起，只要有一個(gè)門的輸出為低電平，則所有的門的輸出均為低電平；只有所有門的輸出都是高電平，輸出才是高電平。通過輸出端線連接產(chǎn)生的邏輯功能稱為線邏輯。0000111第六十七頁，共一百三十八頁，編輯于2023年，星期三1、上拉電阻RL的選取

VOH=VCC′-IRL×RLIOH為T5截止，輸出為高電平時(shí)的漏電流。IIH為高電平輸入電流。所有OC門都截止，vO=VOH

。

IRLIiHIOHIRL=nIOH+mIIH驅(qū)動(dòng)門的個(gè)數(shù)負(fù)載門輸入端的總數(shù)選取原則：保證在帶有負(fù)載時(shí)，VOH≥VOHmin，VOL≤VOLmax。

VOH≥VOHmin第六十八頁，共一百三十八頁，編輯于2023年，星期三1、上拉電阻RL的選取IOL=IRL+m′IILOC門中有一個(gè)輸出為低電平VOL所有負(fù)載電流全部流入導(dǎo)通門

IRLIILIOLIRL=（VCC′-VOL)/RL低電平負(fù)載電流低電平輸入電流負(fù)載門的個(gè)數(shù)（或非門時(shí)為負(fù)載門輸入端的總數(shù)）VOL≤IOLmax驅(qū)動(dòng)門最大允許低電平負(fù)載電流第六十九頁，共一百三十八頁，編輯于2023年，星期三2、OC門的應(yīng)用構(gòu)成控制總線

OC門使用時(shí)必須外接電源VC和電阻RL，輸出端的低電平與普通TTL門一樣為0.1V，而高電平取決于外接電源VC。因此，可以通過改變外接電源VC來改變輸出高電平，實(shí)現(xiàn)電平轉(zhuǎn)換。RLVC直接驅(qū)動(dòng)指示燈和繼電器

實(shí)現(xiàn)電平轉(zhuǎn)換第七十頁，共一百三十八頁，編輯于2023年，星期三2.5.6三態(tài)輸出門（TSL門）三態(tài)門除了具有邏輯0和邏輯1兩個(gè)輸出狀態(tài)外，還有高阻輸出的第三態(tài)（禁止態(tài)），輸出相當(dāng)于開路。當(dāng)EN=1時(shí)，P=1，二極管D截止。EN=0時(shí)，P=0，D管正向?qū)▽C2鉗位在1V左右，同時(shí)VB1=1V，使得T2、T4、T5管全截止，輸出呈高阻態(tài)。0.4V高阻EN為高電平時(shí)工作EN為低電平時(shí)工作P=EN0.3V1V1V0.3V截止截止截止深飽和導(dǎo)通第七十一頁，共一百三十八頁，編輯于2023年，星期三三態(tài)門的應(yīng)用1、三態(tài)門廣泛用于總線結(jié)構(gòu)任何時(shí)刻只能有一個(gè)控制端有效，即只有一個(gè)門處于數(shù)據(jù)傳輸狀態(tài)，其它門處于禁止?fàn)顟B(tài)。在幾個(gè)門同時(shí)改變工作狀態(tài)時(shí)，必須保證從工作狀態(tài)轉(zhuǎn)為高阻狀態(tài)的速度比從高阻狀態(tài)轉(zhuǎn)為工作狀態(tài)的速度快。總線第七十二頁，共一百三十八頁，編輯于2023年，星期三三態(tài)門的應(yīng)用2.數(shù)據(jù)雙向傳輸當(dāng)EN=1時(shí)，G1工作，G2禁止，數(shù)據(jù)D0經(jīng)G1反相后送到總線上；當(dāng)EN=0時(shí)，G1禁止，G2工作，來自數(shù)據(jù)總線的數(shù)據(jù)經(jīng)G2反相后10從輸出。工作禁止禁止工作第七十三頁，共一百三十八頁，編輯于2023年，星期三2.5.7TTL電路的改進(jìn)系列1、可能工作在飽和狀態(tài)下的晶體管T1、T2、T3、T5都用帶有肖特基勢壘二極管（SBD）的三極管代替，以限制其飽和深度，提高工作速度。SBD的正向壓降只有0.3V~0.4V。當(dāng)晶體管飽和時(shí)，VCE=VCB+VBE=-(0.3~0.4)+0.7=(0.3~0.4)V，使晶體管工作在淺飽和狀態(tài)，減少了存儲(chǔ)時(shí)間，加快了工作速度。1、74S系列（肖特基系列）第七十四頁，共一百三十八頁，編輯于2023年，星期三1、74S系列（肖特基系列）2、增加有源泄放電路1.提高工作速度加速T5的飽和與截止。2.改善電壓傳輸特性缺點(diǎn)：加大了功耗，輸出低電平也升高了（最大可達(dá)0.5V）。由T6、RB和RC構(gòu)成的有源泄放電路來代替T2射極電阻R374S系列的電壓傳輸特性第七十五頁，共一百三十八頁，編輯于2023年，星期三2、74LS系列（低功耗肖特基系列）增大電阻降低功耗。用肖特基二極管D1、D2代替多發(fā)射極晶體管，這種二極管無電荷存儲(chǔ)效應(yīng)，工作速度較快。加入肖特基二極管D3、D4加速T4的截止和T5的飽和。全面評價(jià)門電路性能的指標(biāo)——延遲-功耗積。延遲-功耗積：傳輸延遲時(shí)間和功耗的乘積。第七十六頁，共一百三十八頁，編輯于2023年，星期三74AS和74ALS系列74AS系列采用了很低的電阻阻值，因此提高了工作速度，缺點(diǎn)是功耗比較大。74ALS系列采用了較高的電阻阻值，同時(shí)改進(jìn)工藝，縮小了內(nèi)部各個(gè)器件的尺寸，獲得了減小功耗和縮短延遲時(shí)間的雙重收效。第七十七頁，共一百三十八頁，編輯于2023年，星期三54、54H、54S、54LS系列54系列和74系列電路具有完全相同的電路結(jié)構(gòu)和電氣性能參數(shù)。74系列54系列工作環(huán)境溫度電源電壓范圍不同0~70oC-55~+125oC55%510%不同系列TTL器件中，只要器件型號(hào)的后幾位數(shù)碼一樣，則它們的邏輯功能、外形尺寸和引腳排列就完全相同。第七十八頁，共一百三十八頁，編輯于2023年，星期三2.5.8TTL電路使用中注意的問題1、所用電源電壓應(yīng)在指定范圍內(nèi)。2、除OC門和三態(tài)門外，TTL電路的輸出端不能直接相連。所有TTL電路的輸出端都不允許直接接電源或地。3、為避免干擾，不使用的輸入端應(yīng)根據(jù)邏輯功能的要求接低電平或高電平。4、為抑制電源尖峰電流形成的內(nèi)部噪聲，應(yīng)在電源端適當(dāng)使用10μF—100μF和0.01μF—0.1μF的電容來構(gòu)成電源退耦濾波電路。5、TTL電路的功耗隨頻率的升高而加大，因此所用電源的容量應(yīng)留有余量。直接接地或通過小于300歐的電阻接地。直接接電源或通過小于10K的電阻接電源。第七十九頁，共一百三十八頁，編輯于2023年，星期三電源退耦濾波電路電源退耦濾波電路第八十頁，共一百三十八頁，編輯于2023年，星期三其它類型的雙極型數(shù)字集成電路二極管——三極管邏輯（DTL電路）高閾值邏輯（HTL電路）發(fā)射極耦合邏輯（ECL電路）集成注入邏輯（I2L電路）工作速度比較低，已被TTL電路取代。抗干擾能力較強(qiáng)，工作速度比較低，已被CMOS電路取代。主要用于制作大規(guī)模集成電路，很少用來制作中小規(guī)模集成電路。第八十一頁，共一百三十八頁，編輯于2023年，星期三2.6ECL電路射極跟隨器輸出級(jí)基準(zhǔn)電源：為VT2管基極提供穩(wěn)定電壓VB2=-1.2V。核心部分：同時(shí)實(shí)現(xiàn)或/或非邏輯功能，為非飽和型電路。F2=A+B邏輯符號(hào)第八十二頁，共一百三十八頁，編輯于2023年，星期三ECL電路的工作原理輸入全為低電平VIH=-0.8V，VIL=-1.6V，發(fā)射結(jié)導(dǎo)通電壓VBE=0.8V。VT2搶先導(dǎo)通VE2=-1.2V-VBE2=-2.0VVT1、VT’1全截止VC1=0V（高電平）VC2=-i2RC2VC2為低電平-1.6V-2.0VVT2處于放大區(qū)-0.81V0Vi2-1.6V=-iReRC2第八十三頁，共一百三十八頁，編輯于2023年，星期三ECL電路的工作原理輸入有一個(gè)高電平VT1搶先導(dǎo)通VE1=-0.8V-VBE1=-1.6VVT2、VT’1

全

截止VC2=0V（高電平）VC1=-i1RC1-0.8VVC1為低電平-1.6V-1.6VVT1處于放大區(qū)的邊沿-0.82V0VVC2=A+Bi1=-iReRC1第八十四頁，共一百三十八頁，編輯于2023年，星期三ECL電路的輸出經(jīng)過射極跟隨器輸出級(jí)后，輸出高、低電平都降低一個(gè)B、E結(jié)的壓降，VOH=-0.8V，VOL=-1.6V。VC2=A+B第八十五頁，共一百三十八頁，編輯于2023年，星期三ECL電路的主要優(yōu)點(diǎn)1.開關(guān)速度高2.負(fù)載能力強(qiáng)3.內(nèi)部干擾比TTL電路小晶體管工作在放大區(qū)和截止區(qū)，沒有存儲(chǔ)時(shí)間；電平跳變幅度小，延遲時(shí)間可達(dá)0.1ns以下。輸出端采用射極跟隨器結(jié)構(gòu)，輸出阻抗低，帶載能力強(qiáng)，一般ECL的扇出系數(shù)都大于90。電平轉(zhuǎn)換時(shí)不存在尖峰電流。4.設(shè)有互補(bǔ)輸出端，還可以直接將輸出端并聯(lián)實(shí)現(xiàn)線或邏輯。第八十六頁，共一百三十八頁，編輯于2023年，星期三ECL電路實(shí)現(xiàn)線或邏輯兩個(gè)ECL門輸出端并聯(lián)時(shí)，只要有一個(gè)門的輸出為高電平，并聯(lián)輸出F就是高電平，只有兩個(gè)門輸出都是低電平，F(xiàn)才為低電平。ECL門電路輸出端并聯(lián)可以實(shí)現(xiàn)或邏輯，稱為“線或”。0V-0.8V-0.8V-1.6V-0.8VvC22vC21第八十七頁，共一百三十八頁，編輯于2023年，星期三ECL電路的主要缺點(diǎn)2.輸出電平穩(wěn)定性較差1.功耗較大3.抗干擾能力差三極管工作于非飽和狀態(tài)。每個(gè)門的平均功耗可達(dá)100mW以上。邏輯擺幅為0.8V左右，噪聲容限只有0.2V左右。輸出電平與三極管的發(fā)射結(jié)電壓有關(guān)，受電路參數(shù)和環(huán)境溫度變化的影響都比較明顯。ECL電路的電平與TTL電路的電平不兼容。目前ECL電路只有一些中、小規(guī)模的集成電路，主要用在一些超高速的數(shù)字系統(tǒng)中。

第八十八頁，共一百三十八頁，編輯于2023年，星期三2.7CMOS門電路第八十九頁，共一百三十八頁，編輯于2023年，星期三2.7.1MOS管的開關(guān)特性當(dāng)vGS=0時(shí)，D-S之間不導(dǎo)通，iD=0。當(dāng)vGS增大到大于開啟電壓VT時(shí)，D-S之間形成導(dǎo)電溝道，有iD流通。第九十頁，共一百三十八頁，編輯于2023年，星期三MOS管的輸出（漏極）特性曲線可變電阻區(qū)（不飽和區(qū)）vDS>vGS-VTvGS>VT恒流區(qū)（放大區(qū)）vGS<VT截止區(qū)vDS=vGS-VTvGS=0V截止區(qū)，D-S之間的內(nèi)阻ROFF極大，達(dá)109以上?？勺冸娮鑵^(qū)：VGS一定時(shí)，iD與VDS之比近似等于一個(gè)常數(shù)。數(shù)字電路中，MOS管工作在截止區(qū)和可變電阻區(qū)，恒流區(qū)只是一種瞬時(shí)的過渡狀態(tài)。第九十一頁，共一百三十八頁，編輯于2023年，星期三MOS管的基本開關(guān)電路vi=vGS<VT時(shí)，MOS管截止，iD=0，只要RD遠(yuǎn)小于ROFF，則vo=VOHVDD。vi=vGS>VT，MOS管導(dǎo)通，導(dǎo)通電阻RON只有幾百歐姆。若RD>>RON，則VOL≈0V。第九十二頁，共一百三十八頁，編輯于2023年，星期三MOS管的開關(guān)等效電路MOS管導(dǎo)通等效電路MOS管截止等效電路柵極輸入電容，約為幾皮法。導(dǎo)通電阻，約在1K以下，與vGS有關(guān)。第九十三頁，共一百三十八頁，編輯于2023年，星期三MOS管的開關(guān)時(shí)間MOS管三個(gè)電極之間，均有電容存在，它們分別是柵源電容CGS、柵漏電容CGD和漏源電容CDS，一般CGS和CGD約為1～3pF，CDS約在0.1～1pF之間。MOS管的動(dòng)態(tài)特性（開關(guān)速度）受這些電容充、放電過程的制約，使得輸出波形的變化滯后于輸入波形的變化。

第九十四頁，共一百三十八頁，編輯于2023年，星期三MOS管的開關(guān)時(shí)間開通時(shí)間ton=td1+tr關(guān)斷時(shí)間toff=td2+tf導(dǎo)通延遲時(shí)間上升時(shí)間關(guān)斷延遲時(shí)間下降時(shí)間MOS管電容上電壓不能突變，是造成ID滯后VI變化的主要原因。。

第九十五頁，共一百三十八頁，編輯于2023年，星期三MOS管的四種類型N溝道增強(qiáng)型，VT為正，用正電源，襯底接源極或系統(tǒng)的最低電位。P溝道增強(qiáng)型，VT為負(fù)，用負(fù)電源，襯底接源極或系統(tǒng)的最高電位。N溝道耗盡型，襯底接源極或系統(tǒng)的最低電位。P溝道耗盡型，襯底接源極或系統(tǒng)的最高電位。第九十六頁，共一百三十八頁，編輯于2023年，星期三MOS集成邏輯門以MOS晶體管作為開關(guān)元件的門電路稱為MOS門電路。PMOS電路NMOS電路CMOS電路速度低工藝簡單速度中等速度最高工藝復(fù)雜工藝復(fù)雜負(fù)電源正電源正電源第九十七頁，共一百三十八頁，編輯于2023年，星期三2.7.2CMOS反相器工作原理PMOSNMOS柵極相連作輸入端電源電壓VDD＞VTN+|VTP|，適用范圍較大(3～18V)。漏極相連作輸出端襯底與漏源間的PN結(jié)始終處于反偏，N管的襯底總是接到電路的最低電位，P管的襯底總是接到電路的最高電位。第九十八頁，共一百三十八頁，編輯于2023年，星期三2.7.2CMOS反相器工作原理輸入為低電平VIL=0V時(shí)vGS1=0V＜VTN|vGS2|=VDD＞|VTP|電路中電流近似為零（忽略VT1的截止漏電流）,VDD主要降落在VT1上，輸出為高電平VOH≈VDD。輸入為高電平VIH=VDD時(shí)vGS1=VDD＞VTN|vGS2|=0V＜|VTP|0V導(dǎo)通截止VDDVDD導(dǎo)通截止0VVO=VOH≈VDDVO=VOH≈0V第九十九頁，共一百三十八頁，編輯于2023年，星期三VTN=|VTP|1、電壓與電流傳輸特性VI<VTN

，VT1

截止，VT2導(dǎo)通，iD≈0，VO=VDD。VI>VTN

，VT1

開始導(dǎo)通，VT2導(dǎo)通，iD隨VI的增大而逐漸增加，VO開始下降。VI增大到VDD的一半左右，VT1、VT2均導(dǎo)通，iD達(dá)到最大，VI

有微小增加，VO就會(huì)急劇下降。VI繼續(xù)增大，VT1的導(dǎo)電程度逐漸增大，VT2的導(dǎo)電程度逐漸減小，iD又開始下降，VO降得更低。VI>VDD-|VTP

|，VT2截止，VT1導(dǎo)通，iD降為零，VO=0。閾值電壓第一百頁，共一百三十八頁，編輯于2023年，星期三2、靜態(tài)輸入特性靜態(tài)輸入特性：反映vI和iI關(guān)系的曲線。

MOS管的柵極與襯低之間的二氧化硅絕緣層厚約0.1μm，耐壓約100V，極易被擊穿，需采取保護(hù)措施。C1、C2為柵極等效電容二極管的導(dǎo)通電壓約0.5V～0.7V，反向擊穿電壓約30V。D1為分布式二極管結(jié)構(gòu)0<vI<VDD時(shí)，二極管截止，保護(hù)電路不起作用，電路正常工作。vI<-0.7V時(shí)，D1導(dǎo)通，柵極被鉗位在-0.7V，vI>VDD+0.7V時(shí)，D2導(dǎo)通，柵極被鉗位在VDD+0.7V，多數(shù)CMOS電路的VDD不超過18V，因此C1、C2上的電壓不會(huì)超過允許的耐壓極限。1.5~2.5K第一百零一頁，共一百三十八頁，編輯于2023年，星期三2、靜態(tài)輸入特性當(dāng)輸入出現(xiàn)瞬間過沖電壓使D1或D2被擊穿，只要擊穿電流不過大，持續(xù)時(shí)間很短，在反向擊穿電壓消失后，D1、D2的PN結(jié)仍可恢復(fù)工作。-0.7V<vI<VDD+0.7V時(shí)，輸入電流iI≈0。vI>VDD+0.7V后，D2導(dǎo)通，iI迅速增大。而在vI<-0.7V以后，D1經(jīng)RS導(dǎo)通，iI的絕對值隨vI絕對值的增大而加大，二者絕對值的增加近似為線性關(guān)系，變化的斜率由RS決定。第一百零二頁，共一百三十八頁，編輯于2023年，星期三3、靜態(tài)輸出特性低電平輸出特性VT2截止，VT1導(dǎo)通。VDS1IDS1RL減小,IOL增大，導(dǎo)致VOL被抬高。IOL相同IOL下，VDD越大，VT1導(dǎo)通時(shí)的VGS越大，導(dǎo)通內(nèi)阻越小，VOL越低。第一百零三頁，共一百三十八頁，編輯于2023年，星期三高電平輸出特性VT2導(dǎo)通，VT1截止。VDD-VSD2IDS2相同IOH下，VDD越大，VT2導(dǎo)通時(shí)的VGS越大，導(dǎo)通內(nèi)阻越小，VOH下降得越少。IOHRL減小,IOH增大，導(dǎo)致VOH下降。第一百零四頁，共一百三十八頁，編輯于2023年，星期三負(fù)載能力CMOS反相器具有輸入阻抗高的特點(diǎn)，加上對電容負(fù)載充、放電都很快，因此CMOS反相器帶同類門負(fù)載時(shí)比TTL電路具有更大的扇出系數(shù)。一般一個(gè)輸出端可帶50個(gè)同類門電路。但是若用CMOS門來驅(qū)動(dòng)純電阻負(fù)載或TTL門電路，負(fù)載能力還是較小的。這時(shí)需要用CMOS驅(qū)動(dòng)器，它能輸出較大的負(fù)載電流。第一百零五頁，共一百三十八頁，編輯于2023年，星期三4、動(dòng)態(tài)特性（1）傳輸延遲時(shí)間傳輸延遲時(shí)間tPHL、tPLH：輸入、輸出波形對應(yīng)邊上等于最大幅度的50%的兩點(diǎn)間的時(shí)間間隔。tPHLtPLHMOS管的開關(guān)過程中沒有電荷的積累和消散現(xiàn)象，但存在寄生電容和負(fù)載電容，電容的充放電使輸出電壓的變化落后于輸入電壓的變化，產(chǎn)生傳輸延遲。

第一百零六頁，共一百三十八頁，編輯于2023年，星期三（1）傳輸延遲時(shí)間CMOS反相器的截止和導(dǎo)通傳輸延遲時(shí)間都很小。傳輸延遲時(shí)間和VDD有關(guān)，VDD增加，延遲時(shí)間下降。傳輸延遲時(shí)間和負(fù)載電容CL有關(guān)，CL增加，延遲時(shí)間增加。第一百零七頁，共一百三十八頁，編輯于2023年，星期三（2）動(dòng)態(tài)功耗動(dòng)態(tài)功耗：CMOS反相器從一種穩(wěn)定工作狀態(tài)突然轉(zhuǎn)變到另一種穩(wěn)定狀態(tài)的過程中所產(chǎn)生的附加功耗。動(dòng)態(tài)功耗的組成：1、VT1、VT2短時(shí)間內(nèi)同時(shí)導(dǎo)通所產(chǎn)生的瞬時(shí)導(dǎo)通功耗。2、對負(fù)載電容充、放電所消耗的功率。靜態(tài)功耗：CMOS反相器處于靜態(tài)時(shí)，無論輸出高電平還是低電平，總有一個(gè)管子截止，電流很小，靜態(tài)功耗很小（μW數(shù)量級(jí)）。第一百零八頁，共一百三十八頁，編輯于2023年，星期三瞬時(shí)導(dǎo)通功耗PT瞬時(shí)導(dǎo)通電流PT=VDDITAV信號(hào)頻率越高、上升和下降時(shí)間越長，PT越大。VDD越高，PT越大。第一百零九頁，共一百三十八頁，編輯于2023年，星期三對負(fù)載電容充、放電消耗的功率PC總動(dòng)態(tài)功耗：PD=PT+PC全部功耗：PTOT=

PD+PS靜態(tài)功耗（μW級(jí)）頻率較高時(shí)，PD比PS大得多。第一百一十頁，共一百三十八頁，編輯于2023年，星期三CMOS反相器的主要特性負(fù)載能力強(qiáng)：CMOS電路具有高輸入阻抗的特點(diǎn)，并且對負(fù)載電容的充放電都很快，因此，CMOS反相器帶同類負(fù)載門的能力很強(qiáng)，一般一個(gè)輸出端可帶50個(gè)同類門。功耗?。篊MOS反相器處于靜態(tài)時(shí)，無論輸出高電平還是低電平，總有一個(gè)管子截止，電流很小，靜態(tài)功耗很小（uW數(shù)量級(jí)）；動(dòng)態(tài)轉(zhuǎn)換時(shí)，在極短的時(shí)間內(nèi)有可觀的電流流過電路，因此總功耗決定于動(dòng)態(tài)功耗。工作速度快：VT1、VT2的導(dǎo)通電阻較小，靜態(tài)時(shí)小于1KΩ，對負(fù)載的充放電回路都是低阻抗，因此，導(dǎo)通和截止傳輸延遲時(shí)間都較小，開關(guān)速度快。CMOS反相器還具有較寬的電源電壓范圍（3V~18V），較寬的溫度變化范圍（-40℃~+85℃）和良好的抗輻射特性。第一百一十一頁，共一百三十八頁，編輯于2023年，星期三2.7.3其它類型的CMOS門電路1、與非門電路當(dāng)A和B均為高電平時(shí)：通通止止11通止通當(dāng)A和B有一個(gè)或一個(gè)以上為低電平時(shí):電路輸出高電平輸出低電平兩個(gè)并聯(lián)的PMOS管T1、T3一個(gè)NMOS管和一個(gè)PMOS管的柵極相連構(gòu)成一個(gè)輸入端。兩個(gè)串聯(lián)的NMOS管T2、T40101止N管和P管漏極相連作輸出端第一百一十二頁，共一百三十八頁，編輯于2023年，星期三2、或非門電路當(dāng)A和B均為低電平時(shí):當(dāng)A和B有一個(gè)或一個(gè)以上為高電平時(shí):電路輸出低電平輸出高電平一個(gè)NMOS管和一個(gè)PMOS管的柵極相連構(gòu)成一個(gè)輸入端。兩個(gè)并聯(lián)的NMOS管T2、T4兩個(gè)串聯(lián)的PMOS管T1、T300011止止通通止通通止0N管和P管漏極相連作輸出端第一百一十三頁，共一百三十八頁，編輯于2023年，星期三CMOS門電路的結(jié)構(gòu)特點(diǎn)NMOS管串聯(lián)實(shí)現(xiàn)與邏輯NMOS管并聯(lián)實(shí)現(xiàn)或邏輯輸出取反NMOS管和PMOS管成對出現(xiàn)，NMOS管串聯(lián)則PMOS管并聯(lián)，NMOS管并聯(lián)則PMOS管串聯(lián)。要求能根據(jù)表達(dá)式畫出電路圖第一百一十四頁，共一百三十八頁，編輯于2023年，星期三2.7.4漏極開路的與非門電路（OD門）用途：RL的計(jì)算方法與TTL的OC門的方法相同。2、電平變換。3、實(shí)現(xiàn)“線與”。1、輸出緩沖/驅(qū)動(dòng)器。使用時(shí)必須外接上拉電阻RL和電源VDD2第一百一十五頁，共一百三十八頁，編輯于2023年，星期三2.7.5傳輸門電路設(shè)VTN=∣VTP∣=VT，且VDD>2VT。vI在VT～VDD范圍內(nèi)變化時(shí)T2導(dǎo)通；即vI在0～VDD范圍變化時(shí)，T1、T2中至少有一只管子導(dǎo)通，使vO=vi，相當(dāng)于開關(guān)接通。vI在0～（VDD-VT）范圍內(nèi)變化時(shí)T1導(dǎo)通；VDD0V當(dāng)C=VDD，C=0V時(shí)：第一百一十六頁，共一百三十八頁，編輯于2023年，星期三CMOS傳輸門vi由0～VDD變化時(shí),T1和T2均截止，傳輸門呈現(xiàn)高阻（107Ω）狀態(tài)，相當(dāng)于開關(guān)斷開。當(dāng)C=0V，C=VDD時(shí)利用CMOS傳輸門和反相器可以構(gòu)成多種復(fù)雜的邏輯電路，如數(shù)據(jù)選擇器、寄存器和計(jì)數(shù)器等。0VVDD邏輯符號(hào)第一百一十七頁，共一百三十八頁，編輯于2023年，星期三CMOS雙向模擬開關(guān)101001接通斷開C=1，開關(guān)接通。C=0，開關(guān)斷開。用途：傳輸連續(xù)變化的模擬電壓信號(hào)。模擬開關(guān)符號(hào)第一百一十八頁，共一百三十八頁，編輯于2023年，星期三2.7.6三態(tài)門01通通T1和T2構(gòu)成CMOS反相器。10止止高阻EN=0，T1′和T2′導(dǎo)通。EN=1，T1′和T2′截止，Y為高阻。EN=0時(shí)工作的非門第一百一十九頁，共一百三十八頁，編輯于2023年，星期三CMOS三態(tài)門電路結(jié)構(gòu)二通01止10高阻EN=0時(shí)工作的非門第一百二十頁，共一百三十八頁，編輯于2023年，星期三CMOS電路的使用注意事項(xiàng)一、輸入電路的靜電防護(hù)1、不要用易產(chǎn)生靜電高壓的化工材料和化纖織物包裝，最好采用金屬屏蔽層作包裝材料。2、組裝、調(diào)試時(shí)，所使用的電烙鐵、工具、儀表等應(yīng)接地良好。3、不用的輸入端應(yīng)根據(jù)邏輯要求接電源VDD（與非門）或接地（或非門)，或與其它輸入端并聯(lián)（在前級(jí)驅(qū)動(dòng)能力允許的前提下），不能懸空。第一百二十一頁，共一百三十八頁，編輯于2023年，星期三二、輸入電路的過流保護(hù)1、輸入端接低內(nèi)阻信號(hào)源時(shí)，應(yīng)在輸入端和信號(hào)源之間串接保護(hù)電阻，以保證保護(hù)電路中的二極管導(dǎo)通時(shí)的電流不超過1mA。2、輸入端接有大電容時(shí)，也應(yīng)在輸入端和電容之間串接保護(hù)電阻。3、輸入端接長線時(shí)，應(yīng)在輸入端接入保護(hù)電阻RP=VDD/1mA。第一百二十二頁，共一百三十八頁，編輯于2023年，星期三三、CMOS電路鎖定效應(yīng)的防護(hù)鎖定效應(yīng)又叫可控硅效應(yīng)，它會(huì)導(dǎo)致器件永久失效。1、輸入端和輸出端設(shè)置鉗位電路，限制輸入、輸出電平值。2、在CMOS電路的電源輸入端加去耦電路。3、按合理的順序開、關(guān)各個(gè)電源。啟動(dòng)時(shí)先接通CMOS電路的供電電源，再接通輸入信號(hào)和負(fù)載電路的電源，關(guān)機(jī)時(shí)反之。第一百二十三頁，共一百三十八頁，編輯于2023年，星期三2.8不同工藝邏輯門之間的互聯(lián)驅(qū)動(dòng)門負(fù)載門驅(qū)動(dòng)門必須能為負(fù)載門提供合乎標(biāo)準(zhǔn)的高、低電平和足夠的驅(qū)動(dòng)電流。VOHmin(驅(qū)動(dòng)門)≥

VIHmin(負(fù)載門)VOLmax(驅(qū)動(dòng)門)≤

VILmax(負(fù)載門)IOHmax(驅(qū)動(dòng)門)≥n

IIHmax(負(fù)載門)IOLmax(驅(qū)動(dòng)門)≥mIILmax(負(fù)載門)VOH(min)VIH(min)VOL(max)VIL(max)第一百二十四頁，共一百三十八頁，編輯于2023年，星期三一、用TTL電路驅(qū)動(dòng)CMOS電路TTL74系列TTL74LS系列CMOS4000系列高速CMOS74HC系列高速CMOS74HCT系列VOH(min)/V2.42.74.64.44.4VOL(max)/V0.40.50.050.10.1IOH(max)/mA-0.4-0.4-0.51-4-4IOL(max)/mA1680.5144VIH(min)/V223.53.52VIL(max)/V0.80.81.510.8IIH(max)/uA40200.10.10.1IIL(max)/mA-1.6-0.4-0.110-3-0.110-3-0.110-31、TTL驅(qū)動(dòng)4000和74HC系列第一百二十五頁，共一百三十八頁，編輯于2023年，星期三1、TTL驅(qū)動(dòng)4000和74HC系列方法一：在TTL輸出端與電源之間接入一個(gè)幾KΩ的電阻RU，在TTL輸出高電平時(shí)，使TTL門的T4、T5均截止，將連接處的電平拉升到VDD。方法二：利用帶電平偏移的CMOS門電路實(shí)現(xiàn)電平轉(zhuǎn)換。需要提高TTL的輸出高電平。第一百二十六頁，共一百三十八頁，編輯于2023年，星期三2、用TTL驅(qū)動(dòng)74HCT系列電平和電流均可滿足要求，無需外加任何元、器件。TTL74系列TTL74LS系列CMOS4000系列高速CMOS74HC系列高速CMOS74HCT系列VOH(min)/V2.42.74.64.