《集成電路原理與設(shè)計(jì)》重點(diǎn)內(nèi)容總結(jié)

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第一章緒論

摩爾定律：(P4)

集成度大約是每18個(gè)月翻一番或者集成度每三年4倍的增長邏輯就是世界上公認(rèn)的摩爾定律。

集成度提高緣由：

倍；二是芯片面積不斷增大，大約每三年增大1.5倍；三是器件和電路結(jié)構(gòu)的不斷改進(jìn)。

等比例縮小定律：(種類優(yōu)缺點(diǎn))(P7-8)

1.恒定電場等比例縮小邏輯（簡稱CE定律）

a.器件的全部尺寸都等比例縮小K倍，電源電壓也要縮小K倍，襯底摻雜濃度增大K倍，保證器件部的電場不變。

b.集成度提高K2倍，速度提高K倍，功耗降低K2倍。

c.轉(zhuǎn)變電源電壓標(biāo)準(zhǔn)，使用不便利。閾值電壓降低，增強(qiáng)了泄漏功耗。

2.恒定電壓等比例縮小邏輯（簡稱CV定律）

a.保持電源電壓和閾值電壓不變，器件的全部幾何尺寸都縮小K倍，襯底摻雜濃度增強(qiáng)K2倍。

b.集成度提高K2倍，速度提高K2倍。

c.功耗增大K倍。部電場強(qiáng)度增大，載流子漂移速度飽和，限制器件驅(qū)動(dòng)電流的增強(qiáng)。

3.準(zhǔn)恒定電場等比例縮小規(guī)章(QCE)

器件尺寸將縮小K倍，襯底摻雜濃度增強(qiáng)lK（1晶向的硅片，由于這種硅界面態(tài)密度低，缺陷少，遷移

率高，有利于提高器件性能。

2、制作n阱

首先，對(duì)原始硅片舉行熱氧化，形成初始氧化層作為阱區(qū)注入的掩蔽層。然后，根

據(jù)n阱的版圖舉行光刻和刻蝕，在氧化層上開出n阱區(qū)窗口。通過注磷在窗口下形

成n阱，注入后要舉行高溫退火，又叫阱區(qū)推動(dòng)，一方面使雜質(zhì)激活，另一方面使

注入雜質(zhì)達(dá)到一定的深度分布。

3、場區(qū)氧化

首先，在硅片上用熱生長辦法形成一薄層SiO2作為緩沖層，它的作用是削減硅和

氮化硅之間的應(yīng)力。然后淀積氮化硅，它的作用是作為場區(qū)氧化的掩蔽膜，一方面

由于氧或水汽通過氮化硅層的蔓延速度極慢，這就有效地阻擋了氧到達(dá)硅表面；另

一方面氮化硅本身的氧化速度極慢，只相當(dāng)于硅氧化速度的1/25。通過光刻和刻

蝕去掉場區(qū)的氮化硅和緩沖的二氧化硅。接下來舉行熱氧化，因?yàn)橛性磪^(qū)有氮化硅

庇護(hù)，不會(huì)被氧化，只在場區(qū)通過氧和硅起反應(yīng)生成二氧化硅。

4、制作硅柵

目前MOS晶體管大多采納高摻雜的多晶硅作為柵電極，簡稱硅柵。硅柵工藝實(shí)現(xiàn)了

柵和源、漏區(qū)自對(duì)準(zhǔn)，削減了柵-源和柵-漏的籠罩長度，從而減小了寄生電容。硅

柵工藝也叫自對(duì)準(zhǔn)工藝。

5、形成源、漏區(qū)

6、形成金屬互連線

P阱：

鳥嘴效應(yīng)：(P23)

在場區(qū)氧化過程中，氧也會(huì)通過氮化硅邊緣向有源區(qū)侵蝕，在有源區(qū)邊緣形成氧化層，伸進(jìn)有源區(qū)的這部分氧化層被形象地稱為鳥嘴，它使實(shí)際的有源區(qū)面積比版圖設(shè)計(jì)的面積縮小。

閂鎖效應(yīng)：(P27)

閂鎖效應(yīng)是CMOS集成電路存在一種寄生電路的效應(yīng)，它會(huì)導(dǎo)致VDD和VSS短路，使得晶片損毀。在CMOS晶片中，在電源和地線之間因?yàn)榧纳腜NP和NPN雙極型BJT互相影響而產(chǎn)生的低阻抗通路，它的存在會(huì)使電源和地之間產(chǎn)生大電流，從而破壞芯片或者引起系統(tǒng)錯(cuò)誤。

如圖所示，假如外界噪聲或其他干擾使Vout高于VDD或低于0，則引起寄生雙極型晶體管Q3或Q4導(dǎo)通，而Q3或Q4導(dǎo)通又為Q1和Q2提供了基極電流，并通過RW或RS使Q1或Q2的放射結(jié)正偏，導(dǎo)致Q1或Q2導(dǎo)通。因?yàn)镼1和Q2交錯(cuò)耦合形成正反饋回路，一旦其中有一個(gè)晶體管導(dǎo)通，電流將在Q1和Q2之間循環(huán)放大。若Q1和Q2的電流增益乘積大于1，將使電流不斷加大，終于導(dǎo)致電源和地之間形成極大的電流，并使電源和地之間鎖定在一個(gè)很低的電壓（Von+VCES），這就是閂鎖效應(yīng)。

一旦發(fā)生閂鎖效應(yīng)可能造成電路永遠(yuǎn)性破壞，可以實(shí)行以下主要措施防止閂鎖效應(yīng)：

(1)減小阱區(qū)和襯底的寄生電阻RW和RS，這樣可以減小寄生雙極晶體管放射結(jié)的正向偏壓，防止Q1和Q2導(dǎo)通。在版圖設(shè)計(jì)中合理支配n阱接VDD和p型襯底接地的引線孔，減小寄生雙極晶體管基極到阱或襯底引出端的距離。(2)降低寄生雙極晶體管的增益。(3)使襯底加反向偏壓。(4)加庇護(hù)環(huán)，庇護(hù)環(huán)起到減弱寄生NPN晶體管和寄生PNP晶體管之間的耦合作用。(5)用外延襯底。(6)采納SOICMOS技術(shù)是消退閂鎖效應(yīng)的最有效途徑。

第四章數(shù)字集成電路的基本單元電路

CMOS反向器：

構(gòu)成：CMOS反相器的電路構(gòu)成，是由一個(gè)增加型n溝MOS管作為輸入管和由一個(gè)增

強(qiáng)型p溝MOS管作為負(fù)載管，且兩柵極短接作為輸入端，兩漏極短接作為輸

出端，N管源極接地，P管源極接電源電壓VDD，這就構(gòu)成了兩管功能上的互補(bǔ)。

工作原理：如圖所示的CMOS反相器電路結(jié)構(gòu)暗示圖

分析其工作過程如下：

Vi=“0”時(shí)：VGSn=0，VGSp=-VDDT

p管導(dǎo)通，n管截止TVO=“1”=VDD

Vi=“1”時(shí)：VGSn=Vi，VGSp=0T

n管導(dǎo)通，p管截止TVO=“0”（=0V）

即：VOH-VOL=VDDT最大規(guī)律擺幅，

且輸出擺幅與p、n管W/L無關(guān)（無比電路）。直流電壓傳輸特性：

瞬態(tài)特性：傳輸延遲時(shí)光、負(fù)載電容、最高頻率。

直流噪聲容限：允許的輸入電平變化圍。

開門電平：電路允許的輸入高電平的下限

關(guān)門電平：電路允許的輸入低電平的上限

升高時(shí)光：輸出從0.1VDD升高到0.9VDD所需要的時(shí)光

下降時(shí)光：輸出從0.9VDD下降到0.1VDD所需要的時(shí)光

輸出從高向低轉(zhuǎn)換的傳輸延遲時(shí)光：

從輸入信號(hào)升高邊的50%到輸出信號(hào)下降邊的50%所經(jīng)過的延遲時(shí)光。tpHL

輸出從低向高轉(zhuǎn)換的傳輸延遲時(shí)光：

從輸入信號(hào)下降邊的50%到輸出信號(hào)升高邊的50%所經(jīng)過的延遲時(shí)光。tpLH

電路的平均傳輸延遲時(shí)光tp=tpHL+tpLH2

CMOS反相器的設(shè)計(jì)：（P230-231）

設(shè)計(jì)一個(gè)CMOS反相器，要求驅(qū)動(dòng)1pF負(fù)載電容時(shí)升高時(shí)光和下降時(shí)光不超過0.5ns。采納0.6um工藝，VDD=5V，VTN=0.8V，VTP=-0.9V，

'62'6212022/,6010/NnOXPPOXKuCAVKuCAV--==?==?。

1

20.11.921[ln()](1)2(1)0.1

PPrPPPtααταα--=+--20.11.921[ln()](1)2(1)0.1

NNfNNNtααταα--=+--解：由0.18TPPDD

VVα-==代入20.11.921[ln()](1)2(1)0.1PPrPPPtααταα--=+--得1.78rPtτ=

由于nstr5.0=，所以nsP28.0=τ又按照,1LPLPDDCCpFKVτ==，因?yàn)橥獠控?fù)載電容很大可以忽視輸出節(jié)點(diǎn)pn結(jié)電容，

得到427.1410/PKAV-=?

4'6

227.1410()23.86010PPPKWLK--??===?同理可得，

4'6

226.910()11.512022NNNKWLK--??===?取0.6NPLLum==，則得

umWum

WPN28.149.6==

CMOS與NMOS反相器性能比較：(P236-237)

假如把CMOS反相器中的PMOS管作為負(fù)載元件，則CMOS反相器和幾種NMOS反相器的性能差別主要是負(fù)載元件的性能差別引起的。

從直流特性看，因?yàn)镹MOS反相器中的負(fù)載元件是常導(dǎo)通的，因此輸出低電平打算于電路的分壓比，是有比反相器，達(dá)不到最大規(guī)律擺幅，而且有較大的靜態(tài)功耗。CMOS反相器中的PMOS管是作為開關(guān)器件，在輸出高電平常惟獨(dú)PMOS導(dǎo)通，在輸出低電平常惟獨(dú)NMOS導(dǎo)通，因此是無比電路，可以獲得最大的規(guī)律擺幅，而且不存在直流導(dǎo)通電流，有利于減小靜態(tài)功耗。

從瞬態(tài)特性看，因?yàn)镹MOS反相器是有比反相器，為了保證低電平合格，要求參數(shù)Kr>l，從而使負(fù)載元件提供的充電電流很小，造成電路的升高時(shí)光遠(yuǎn)大于下降時(shí)光，成為限制速度的主要因素。CMOS反相器可以采納對(duì)稱設(shè)計(jì)，負(fù)載特性和驅(qū)動(dòng)管特性是對(duì)稱的，使tr=tf，從而有利于提高速度。

NMOS反相器改變區(qū)增益有限，噪聲容限小。CMOS反相器可以采納對(duì)稱設(shè)計(jì)，從而可以獲得最大的直流噪聲容限。

CMOS電路相對(duì)NMOS電路有無數(shù)優(yōu)點(diǎn)，特殊是CMOS電路低功耗的優(yōu)點(diǎn)對(duì)提高集成密度十分有利。CMOS電路的靜態(tài)功耗十分小，惟獨(dú)泄漏電流引起的靜態(tài)功耗，因而極大減小的芯片的維持功耗，越發(fā)符合進(jìn)展便攜式設(shè)備的需求。另外，CMOS電路有全電源電壓的規(guī)律擺幅，可以在低電壓下工作，因而更適合于深亞微米技術(shù)進(jìn)展的要求。

設(shè)計(jì)一個(gè)CMOS或非門:(P243-244)

設(shè)計(jì)一個(gè)兩輸入或非門，要求在最壞狀況下輸出升高時(shí)光和下降時(shí)光不大于0.5ns，已

知，CL=1pF，VDD=5V，VTN=0.8V，VTP=-0.9V，采納0.6um工藝，有KN′=120×10?6A/V2，KP′=60×10?6A/V2。

按照等效反相器分析，或非門升高時(shí)光

20.11.921[ln()](1)2(1)0.1

LPPrPeffDDPPCtKVαααα--=+--

按照nstr5.0=，CL=1pF，VDD=5V，αP=?VTP/VDD=0.18，可得到

KPeff=7.14×10?4A/V2

或非門的下降時(shí)光20.11.921[ln()](1)2(1)0.1NNfNNLPeffDDtCKVαααα--=+--

按照0.5ftns=，CL=1pF，VDD=5V，αN=VTN/VDD=0.16，可得到

KNeff=6.90×10?4A/V2

因?yàn)榛蚍情T中2個(gè)PMOS管串聯(lián)對(duì)負(fù)載電容充電，因此要求

KP1=KP2=2KPeff=14.28×10?4A/V2

考慮最壞狀況下惟獨(dú)一個(gè)NMOS管導(dǎo)通對(duì)負(fù)載電容放電，要滿足下降時(shí)光要求，則有

KN1=KN2=KNeff=6.90×10?4A/V2

取LN=LP=0.6μm

則有WP1=WP2=28.56μm

WN1=WN2=6.9μm

假如是設(shè)計(jì)一個(gè)兩輸入與非門，則在同樣性能要求和同樣參數(shù)下，得到WP1=WP2=14.28μm，WN1=WN2=6.9μm。可以看出，在同樣速度狀況下，采納與非門可以比或非門節(jié)約面積。

畫出用靜態(tài)CMOS兩輸入或非門的晶體管級(jí)電路圖和版圖

:

多晶硅

鋁線有源區(qū)n阱

DD

V

GND

復(fù)雜規(guī)律門的口訣：(P245)

NMOS下拉網(wǎng)絡(luò)：NMOS管串聯(lián)實(shí)現(xiàn)與操作，并聯(lián)實(shí)現(xiàn)或操作。（串與并或）

PMOS上拉網(wǎng)絡(luò)：PMOS管串聯(lián)實(shí)現(xiàn)或操作，并聯(lián)實(shí)現(xiàn)與操作。（串或并與）但終于實(shí)現(xiàn)是帶非的規(guī)律功能。

請(qǐng)畫出用靜態(tài)CMOS實(shí)現(xiàn)函數(shù)()

YABCDE

=++的晶體管級(jí)電路圖:(P246)

B

D

Y

E

簡述類NMOS電路的優(yōu)缺點(diǎn)：(P251)

優(yōu)點(diǎn)：n輸入規(guī)律門需要(n+1)個(gè)MOS管，在實(shí)現(xiàn)復(fù)雜規(guī)律門時(shí)有利于減小面積。

缺點(diǎn)：是有比電路達(dá)不到最大規(guī)律擺幅，有較大的靜態(tài)功耗，因?yàn)橐驥r>1,類NMOS電路升高時(shí)光長（類PMOS電路下降時(shí)光長）。

應(yīng)用：可以用于對(duì)面積要求嚴(yán)格而性能要求不高的狀況。

CMOS傳輸門及特點(diǎn)：(P253-254)

CMOS傳輸門：MOS晶體管的源、漏區(qū)是徹低對(duì)稱的結(jié)構(gòu)，因此MOS晶體管的源、漏極可以互換。這種雙向?qū)ㄌ匦越o它的應(yīng)用帶來極大的靈便性。對(duì)于源、漏極不固定，可以雙向傳送信號(hào)的MOS晶體管叫做傳輸管（passtransistor）或傳輸門（TransmissionGate，簡稱TG）。

特點(diǎn)：CMOS傳輸門更臨近抱負(fù)開關(guān)，斷開時(shí)有很大的截止態(tài)電阻，導(dǎo)通后有較小的導(dǎo)通電阻。傳輸電平無閾值損失。傳輸門為CMOS規(guī)律設(shè)計(jì)增強(qiáng)了靈便性，可以簡化規(guī)律電路，極大削減所需的晶體管數(shù)目，有利于提高速度和集成度。

NMOS傳輸管在傳輸?shù)碗娖匠？蛇_(dá)到0，而傳輸高電平常最高只能達(dá)到VDD-VTN，也就是說NMOS傳輸高電平有閾值損失。PMOS傳輸管可以無損失地傳輸高電平，但傳輸?shù)碗娖匠?huì)有閾值損失，只能達(dá)到-VTP。

解釋預(yù)充-求值動(dòng)態(tài)CMOS與非門的工作原理:

工作原理：當(dāng)0=?時(shí)電路處于預(yù)充階段，PM導(dǎo)通對(duì)輸出節(jié)點(diǎn)電容充電，因?yàn)镹M截止，

下拉通路斷開，使輸出電平outV達(dá)到高電平DDV。當(dāng)1=?時(shí)，PM截止上拉通路斷開，因?yàn)镹M導(dǎo)通，使下拉通路可以按照輸入信號(hào)求值。若1==BA則形成下拉的導(dǎo)通通路，使輸出下降到低電平；否則1M和2M中至少有一個(gè)管子截止，輸出保持高電平。由以上分析看出，這個(gè)電路在1=?時(shí)實(shí)現(xiàn)了

AB的功能。

多米諾CMOS電路的工作原理：(P269-270)

多米諾CMOS電路由一級(jí)預(yù)充-求值的動(dòng)態(tài)規(guī)律門加一級(jí)靜態(tài)CMOS反相器構(gòu)成。因?yàn)榻?jīng)過反相器輸出，提高了輸出驅(qū)動(dòng)能力，另外也解決了富NMOS與富NMOS動(dòng)態(tài)電路（或富PMOS）不能直接級(jí)聯(lián)的問題。增強(qiáng)一級(jí)反相器，使多米諾電路實(shí)現(xiàn)的是不帶“非”的規(guī)律。

0φ=是預(yù)充階段，使V1為高電平，經(jīng)過反相器后，輸出為低電平。當(dāng)1φ=時(shí)，若A=B=1，則M1,M2和MN1構(gòu)成的下拉通路導(dǎo)通，使V1放電到低電平，反相后輸出為高電平。若兩個(gè)輸入信號(hào)不全是高電平，則M1和M2中至少有一個(gè)截止，下拉通路不能導(dǎo)通，因此V1保持預(yù)充的高電平，輸出則保持為低電平。

動(dòng)態(tài)電路的優(yōu)缺點(diǎn)：(P264-265)

CMOS規(guī)律電路的功耗：(P277)

分類：動(dòng)態(tài)功耗、開關(guān)過程中的短路功耗和靜態(tài)功耗。

動(dòng)態(tài)功耗是電路在開關(guān)過程中對(duì)輸出節(jié)點(diǎn)的負(fù)載電容充、放電所消耗的功耗，因此也叫開關(guān)功耗。

在輸入信號(hào)升高或下降過程中，在VTN<Vin<VDD+VTP圍將使NMOS管和PMOS管都導(dǎo)通，浮現(xiàn)從電源到低的直流導(dǎo)通電流，引起開關(guān)過程中附加的短路功耗。

對(duì)于常規(guī)CMOS規(guī)律電路，在穩(wěn)態(tài)時(shí)不存在直流導(dǎo)通電流，抱負(fù)狀況下靜態(tài)功耗是零。但是因?yàn)楦鞣N泄漏電流的存在，使得實(shí)際CMOS電路的靜態(tài)功耗不為零。

動(dòng)態(tài)功耗：減小動(dòng)態(tài)功耗的最有效措施是降低電源電壓，由于它使動(dòng)態(tài)功耗平方率下降。

但是對(duì)于一定的工藝水平，MOS管的閾值電壓有確定的值。若閾值電壓保持

不變，降低電源電壓將使MOS管導(dǎo)通電流下降，從而影響電路性能。

減小負(fù)載電容是降低動(dòng)態(tài)功耗的重要途徑。改進(jìn)電路結(jié)構(gòu)，削減所需MOS管

數(shù)目，可以減小總的負(fù)載電容。因此對(duì)電源電壓的挑選有一個(gè)綜合考慮。從

提高速度考慮，希翼采納高的電壓。優(yōu)化的布局布線可以縮短連線路徑減小

連線的寄生電容。合理的晶體管的版圖結(jié)構(gòu)可以減小器件的寄生電容。電路

的動(dòng)態(tài)功耗還與電路節(jié)點(diǎn)的開關(guān)活動(dòng)因子有關(guān)，由于惟獨(dú)當(dāng)輸出節(jié)點(diǎn)浮現(xiàn)從

0到1的規(guī)律轉(zhuǎn)換時(shí)才從電源吸取能量。體系結(jié)構(gòu)的優(yōu)化設(shè)計(jì)對(duì)降低動(dòng)態(tài)功

耗同樣有重要作用。采納并行結(jié)構(gòu)和流水線結(jié)構(gòu)可以在較低電源電壓或較低

的時(shí)鐘頻率下達(dá)到同樣的電路性能，從而有效降低功耗。

短路功耗：開關(guān)過程中的短路功耗與輸入信號(hào)的升高、下降時(shí)光密切相關(guān)，而且與輸出

波形的升高邊和下降邊也有關(guān)系。輸出波形的升高、下降邊遠(yuǎn)大于輸入波形

可以基本消退短路功耗，但會(huì)影響電路速度。短路功耗還與電源電壓和器件

的閾值電壓有關(guān)。假如電源電壓小于VTN－VTP，可以使短路功耗基本消退，但

電路不能滿足性能要求。從降低短路功耗考慮，可以增大器件的閾值電壓。

靜態(tài)功耗：靜態(tài)功耗主要是由各種泄漏電流引起，其中MOS管的亞閾值電流有很大影響。

減小亞閾值電流是降低功耗的一個(gè)重要設(shè)計(jì)考慮。采納可開關(guān)的源極電阻能

減小亞閾值電流。采納多閾值和動(dòng)態(tài)閾值技術(shù)也是減小靜態(tài)功耗的有效措施。

動(dòng)態(tài)功耗的公式：∑==NiDDi

iidVVcfaP1短路功耗的公式：31=(2)6

scmeanDDDDTPIVfKVVτ=-靜態(tài)功耗的公式:s()leakDDjSTPIVII==+

第五章數(shù)字集成電路的基本模塊

請(qǐng)畫出用傳輸門和CMOS反相器構(gòu)成的D鎖存器和D觸發(fā)器的原理圖，并說明D鎖存器工作原理:（P344-345）

工作原理：如圖所示，當(dāng)ck=1時(shí)傳輸門1導(dǎo)通，傳輸門2斷開，輸入數(shù)據(jù)D經(jīng)兩級(jí)反相器輸出；當(dāng)ck=0時(shí)，傳輸門1斷開，外部信號(hào)不起作用，傳輸門2導(dǎo)通，使兩個(gè)反相器輸入、輸出交錯(cuò)耦合，構(gòu)成一個(gè)雙穩(wěn)態(tài)電路保持本來的數(shù)據(jù)。

鎖存器的輸出直接尾隨輸入信號(hào)變化，因此即使一個(gè)窄脈沖或者假信號(hào)，只要脈寬大于電路的延遲時(shí)光，都會(huì)引起輸出狀態(tài)變化。而觸發(fā)器的輸出狀態(tài)在一個(gè)時(shí)鐘周期只能變化一次，它的輸出狀態(tài)打算于有效時(shí)鐘邊沿處的輸入狀態(tài)。因此這種主從結(jié)構(gòu)的電路也叫邊沿觸發(fā)器。

第六章CMOS集成電路的I/O設(shè)計(jì)

CMOS集成電路中輸入緩沖器的作用是什么？ESD庇護(hù)電路的類型及作用是什么？

輸入緩沖器有兩方面作用：一是作為電平轉(zhuǎn)換的接口電路；另一個(gè)是改善輸入信號(hào)的驅(qū)動(dòng)能力。

ESD庇護(hù)電路主要有輸入端ESD庇護(hù)，輸出端ESD庇護(hù)和電源的ESD庇護(hù)。

靜電釋放ESD(ElectroStaticDischarge)庇護(hù)電路的作用主要是兩方面：一是提供ESD電流的釋放通路；二是電壓鉗位，防止過大的電壓加到MOS器件上。

闡述普通電路的輸入或輸出端的4種ESD應(yīng)力模式:

某一個(gè)輸入或輸出端對(duì)地的正脈沖電壓（PS）或負(fù)脈沖電壓（NS）；

某一個(gè)輸入或輸出端相對(duì)VDD端的正脈沖電壓（PD）或負(fù)脈沖電壓（ND）。

畫出二極管輸入ESD庇護(hù)電路，說明其工作原理:

工作原理：對(duì)CMOS集成電路銜接到壓點(diǎn)的輸入端常采納雙二極管庇護(hù)電路。二極管D1是和PMOS源、漏區(qū)同時(shí)形成，是p＋n－結(jié)構(gòu)，二極管D2是和NMOS源、漏區(qū)同時(shí)形成的，是n＋p－結(jié)構(gòu)。當(dāng)壓點(diǎn)相對(duì)地浮現(xiàn)負(fù)脈沖應(yīng)力，則二極管D2導(dǎo)通，導(dǎo)通的二極管和電阻形成了ESD電流的泄放通路。當(dāng)壓點(diǎn)相對(duì)地浮現(xiàn)正脈沖應(yīng)力，使二極管D2擊穿，只要二極管D2擊穿電壓低于柵氧化層的擊穿電壓，就可以起到庇護(hù)作用。

三態(tài)輸出的三種輸出狀態(tài),畫出常用的CMOS三態(tài)輸出電路:

三種輸出狀態(tài)：輸出高電平狀態(tài)，輸出低電平狀態(tài)，高阻態(tài)。

第七章MOS存儲(chǔ)器

MOS存儲(chǔ)器:

分類：

(揮發(fā)性)隨機(jī)存取存儲(chǔ)器(RAM)：DRAM和SRAM；

不揮發(fā)性只讀存儲(chǔ)器(ROM)：MaskROM、PROM、EPROM、E2PROM、Flash；

不揮發(fā)隨機(jī)存取存儲(chǔ)器：FeRAM、MRAM；

構(gòu)成：

存儲(chǔ)單元陣列、譯碼器、輸入輸出緩沖器、時(shí)鐘和控制電路

SRAM和DRAM的優(yōu)缺點(diǎn)和應(yīng)用：(P377)

DRAM：(DynamicRandomAccessMemory)

DRAM可以使用單管單元結(jié)構(gòu)實(shí)現(xiàn)。DRAM單元具有結(jié)構(gòu)容易、面積小、有利于提高集成度。但也存在缺陷，一是存儲(chǔ)信息不能長久保持，會(huì)因?yàn)樾孤╇娏鞫呤?，二是單元讀出信號(hào)微弱，而且讀出后單元本來存儲(chǔ)的信號(hào)也被轉(zhuǎn)變，也就是破壞性讀出。需要定時(shí)刷新，而且要使用敏捷/再生放大器。因?yàn)镈RAM集成度高、功耗低，適合于計(jì)算機(jī)的存。

SRAM：(StaticRandomAccessMemory)

SRAM采納靜態(tài)存儲(chǔ)方式，靠雙穩(wěn)態(tài)電路存儲(chǔ)信息，信息存儲(chǔ)牢靠，只要不斷電存儲(chǔ)信息可以長久保持。SRAM單元電路復(fù)雜，占用面積大，因此集成度不如DRAM。因?yàn)镾RAM工作速度快，常用來做高速緩沖存儲(chǔ)器(cache)。

請(qǐng)說明CMOS6管單元SRAM的工作原理。

畫出DRAM的單管單元電路圖，請(qǐng)說明該電路是如何工作的。（P383-384）

第八章集成電路的設(shè)計(jì)辦法和版圖設(shè)計(jì)

集成電路設(shè)計(jì)：

設(shè)計(jì)辦法：top-down(自頂向下)andbottom-up（自底向上）

設(shè)計(jì)流程圖：

工作原理：對(duì)沒選中的單元，字線是低電平，2個(gè)門管截止，

單元和外界隔離，靠雙穩(wěn)態(tài)電路保持信息。若單元存“1”，則

V1=VOH=VDD，V2=0；若存“0”則相反。

需要對(duì)某個(gè)單元寫入信息時(shí)，該單元的字線為高電平，使門管

M5和M6導(dǎo)通。若寫“1”則VBL=VDD，VBL????=0，使V1充電到

高電平，V2放電到低電平，從而寫入信息。讀操作時(shí)，位線BL

和BL

????都預(yù)充到高電平V

DD

，同時(shí)通過行譯碼器使該單元字線為

高電平。若讀“1”，V1=VOH，V2=0，使M1截止，位線BL不能放

電；而另一側(cè)因?yàn)镸2和M6都導(dǎo)通，對(duì)位線BL

????放電。若讀“0”

則位線BL

????保持高電平，而BL通過M

1

和M5放電。

集成電路的設(shè)計(jì)辦法：P407按照IC開發(fā)過程所需掩膜版數(shù)目的不同，IC的設(shè)計(jì)辦法可分為三種：基于可編程規(guī)律器件（ProgrammableLogicDevice,簡稱PLD）的設(shè)計(jì)辦法、半定制設(shè)計(jì)辦法、定制設(shè)計(jì)辦法。

電路單元：標(biāo)準(zhǔn)單元、宏單元、IP

其中IP核的分類：

軟核：HDL語言建立的數(shù)字模型。

固核：用HDL語言建立的模型和綜合后生成的網(wǎng)表。

硬核：模型具有版