計(jì)算機(jī)系統(tǒng)組成電子教案第6章

東南大學(xué)計(jì)算機(jī)學(xué)院主講教師：徐造林計(jì)算機(jī)系統(tǒng)組成第6章總線及總線互連結(jié)構(gòu)部件之間的分散連接和總線連接兩種互連方式；總線結(jié)構(gòu)的兩個主要優(yōu)點(diǎn)是靈活和低成本現(xiàn)代計(jì)算機(jī)普遍使用的是總線互連結(jié)構(gòu)；總線的主要缺點(diǎn)是它可能產(chǎn)生通信瓶頸；本章著重介紹總線的基本概念、總線設(shè)計(jì)中的幾個因素、總線標(biāo)準(zhǔn)及其現(xiàn)代計(jì)算機(jī)的總線互連結(jié)構(gòu)。6．1

總線的基本概念計(jì)算機(jī)部件之間通信線路的集合稱為互連結(jié)構(gòu)。總線是連接兩個或多個功能部件的一組共享的信息 傳輸線；一個部件發(fā)出的信號可以被連接到總線上 的其他所有部件所接收?？偩€結(jié)構(gòu)優(yōu)越性：便于采用模塊結(jié)構(gòu)設(shè)計(jì)方法，簡化了系統(tǒng)設(shè)計(jì)；標(biāo)準(zhǔn)總線可以得到多個廠商的廣泛支持，便于生 產(chǎn)與之兼容的硬件板卡和軟件；模塊結(jié)構(gòu)方式便于系統(tǒng)的擴(kuò)充和升級；便于故障診斷和維修，同時(shí)也降低了成本。6.1.1

總線的特性和分類總線的特性(1)

物理特性：▲物理特性：包括連線類型、數(shù)量、接插件的幾何尺寸和形狀以及引腳線的排列等。▲連線的類型：電纜式、主板式和底板式?！鴱倪B線的數(shù)量來看，總線分為串行總線和并行總線?！锌偩€用于長距離的數(shù)據(jù)傳送，并行總線用于短距離的高速數(shù)據(jù)傳送。并行接口和串行接口的結(jié)構(gòu)示意圖▲并行接口總線：IDE、SCSI接口總線串行接口總線：通用串行總線USB，IEEE1394(2)

電氣特性：▲總線的電氣特性是指總線的每一條信號線的信號傳遞方向、信號的有效電平范圍?！鰿PU發(fā)出的信號為輸出信號，送入CPU的信號為輸入信號?！骺偩€的電平表示方式有兩種：單端方式和差分方式?！骼?，串行總線接口標(biāo)準(zhǔn)RS-232C，單端電平方式；RS-422采用差分電平方式。RS-423A單端驅(qū)動差分接收電路RS-422A標(biāo)準(zhǔn)傳輸線連接當(dāng)AA'線的電平比BB'線的電平高于200mⅤ時(shí)表示邏輯“1”；(3)

功能特性：▲總線功能特性：指總線中每根傳輸線的功能。如地址線，數(shù)據(jù)線，控制線用來發(fā)出控制信息。(4)

時(shí)間特性：▲總線時(shí)間特性：指總線中任一根傳輸線在什么時(shí)間內(nèi)有效，以及每根線產(chǎn)生的信號之間的時(shí)序關(guān)系。根據(jù)所連接部件的不同，總線通常被分成三種類型內(nèi)部總線：▲指芯片內(nèi)部連接各元件的總線。如CPU芯片內(nèi)部，在各個寄存器、ALU、指令部件等各元件之間也有總線相連。系統(tǒng)總線：▲指連接CPU、存儲器和各種I/O模塊等主要部件的總線。有主板式和底板式總線。主板式總線是一種板級總線，主要連接主機(jī)系統(tǒng)印刷電路板中的CPU和主存等部件。底板式總線通常用于連接系統(tǒng)中的各個功能模塊，實(shí)現(xiàn)系統(tǒng)中的各個電路板的連接。典型的有PCI總線、

Multibus總線、VME總線等。(3)

通信總線：▲這類總線用于主機(jī)和I/O設(shè)備之間或計(jì)算機(jī)系統(tǒng)之間的通信?！捎谶@類連接涉及到許多方面，包括：距離遠(yuǎn)近、速度快慢、工作方式等，差異很大，所以通信總線的種類很多。6.1.2

系統(tǒng)總線的組成系統(tǒng)總線通常由一組控制線、一組數(shù)據(jù)線和一組地址線構(gòu)成；也有數(shù)據(jù)線和地址線復(fù)用。數(shù)據(jù)線用來承載在源部件和目的部件之間傳輸?shù)男畔?，這個信息可能是數(shù)據(jù)、命令、或地址（數(shù)據(jù)線和地址線復(fù)用時(shí)）。如寫磁盤。地址線用來給出源數(shù)據(jù)或目的數(shù)據(jù)所在的主存單元或I/O端口的地址?？刂凭€用來控制對數(shù)據(jù)線和地址線的訪問和使用；控制線用來傳輸定時(shí)信號和命令信息。典型的控制信號包括：時(shí)鐘（Clock）復(fù)位（Reset）總線請求（Bus

Request）總線允許（Bus

Grant）中斷請求（Interrupt

Request）中斷回答（Interrupt

Acknowledge）存儲器讀（Memory

Read）存儲器寫（Memory

Write）I/O讀（I/O

Read）I/O寫（I/O

Write）傳輸確認(rèn)（Transfer

ACK）6.2

總線控制總線控制目的：協(xié)調(diào)連接在共享總線上各個模塊之間的工作；實(shí)現(xiàn)模塊和模塊之間的信息交換；總線控制包括總線仲裁和總線定時(shí)方式。總線操作步驟與類型

在總線上一對設(shè)備之間的一次信息交換過程為一個

“總線事務(wù)”；把發(fā)出事務(wù)請求部件稱為主控設(shè)備，也稱請求代理；另一個部件稱為從設(shè)備，也稱響應(yīng)代理。一個總線事務(wù)的4個階段：①總線請求和仲裁階段；②尋址階段；③數(shù)據(jù)傳送階段；④結(jié)束階段。Pentium

Pro處理器總線的事務(wù)類型有以下11種。延遲回答：以“分離事務(wù)”方式來處理該事務(wù)。中斷響應(yīng)：響應(yīng)從8259

送來的中斷請求。特殊事務(wù)：處理器要廣播一條與某個內(nèi)部事件有關(guān)的消息（如：halt）。分支跟蹤消息：送出轉(zhuǎn)移指令的地址和轉(zhuǎn)移到的目標(biāo)指令的地址。I/O讀：處理器執(zhí)行IN或INS指令。I/O寫：處理器執(zhí)行OUT或OUTS指令。存儲器讀并無效：對一個Cache行進(jìn)行獨(dú)占訪問。存儲器代碼讀：存儲器中取指令。存儲器數(shù)據(jù)讀：從存儲器中取數(shù)據(jù)。存儲器寫（不可重試）：處理器要寫回一個更新的Cache行到存儲器。存儲器寫（可重試）：寫數(shù)據(jù)到存儲器。Pentium

Pro處理器每個總線事務(wù)包含五個操作階段

1）請求階段（地址階段）檢錯階段（奇偶校驗(yàn)）偵聽階段（Cache中的命中狀態(tài)）響應(yīng)階段（確定如何響應(yīng)當(dāng)前事務(wù)）數(shù)據(jù)階段（取數(shù)據(jù)）6.2.2

總線裁決

從對總線有無控制能力上看，分主控設(shè)備和從設(shè)備。系統(tǒng)可以只有一個總線主控設(shè)備（處理器）， 也可采用多個總線主控設(shè)備。決定哪個總線主控設(shè)備將在下次得到總線使用權(quán)的 過程稱為總線裁決。兩類總線裁決方式：集中式和分布式集中式裁決方式：使用總線控制器；分布式裁決方式：控制邏輯分散在各個部件或設(shè)備中。裁決方案：一是“等級性”，具有最高優(yōu)先級的設(shè)備先被服務(wù)；二是“公平性”，即使具有最低優(yōu)先權(quán)的設(shè)備也不能永遠(yuǎn)得不到總線使用權(quán)。1．集中裁決方式（3種）(1)菊花鏈查詢方式▲優(yōu)先級由主控設(shè)備在總線上的位置來決定。BG數(shù)據(jù)線地址線總線控制部件設(shè)備0設(shè)備1設(shè)備n……BRBS圖6.1

菊花鏈查詢方式▲菊花鏈總線的優(yōu)點(diǎn)是簡單，只需很少幾根線就能按一定優(yōu)先次序?qū)崿F(xiàn)總線裁決，且易擴(kuò)充設(shè)備。▲缺點(diǎn)是不能保證公正性，一個低優(yōu)先級請求可能永遠(yuǎn)得不到允許；對電路故障較敏感，一個設(shè)備的故障會影響到后面設(shè)備的操作；菊花鏈的使用也限制了總線速度。(2)計(jì)數(shù)器定時(shí)查詢方式▲此方案比菊花鏈查詢方式多了一組設(shè)備線，少了一根總線允許線BG。總線控制部件設(shè)備0設(shè)備1設(shè)備n……BRBS數(shù)據(jù)線地址線設(shè)備線圖

6.2

計(jì)數(shù)器定時(shí)查詢方式設(shè)備線信號譯碼▲總線請求的設(shè)備號與計(jì)數(shù)值一致時(shí)，該設(shè)備便獲得總線使用權(quán)，終止計(jì)數(shù)查詢，同時(shí)建立BS信號?！O(shè)置不同的計(jì)數(shù)初始值來改變設(shè)備的優(yōu)先級計(jì)數(shù)總是從0開始，此時(shí)設(shè)備優(yōu)先次序是固定的；計(jì)數(shù)的初值總是上次得到控制權(quán)設(shè)備的設(shè)備號，是循環(huán)優(yōu)先級方式?！?jì)數(shù)器定時(shí)查詢方式具有靈活的優(yōu)先級，對電路故障也不如菊花鏈查詢那樣敏感。要求每個設(shè)備要對設(shè)備線的信號進(jìn)行譯碼處理。(3)獨(dú)立請求方式▲這種方案使用一個中心裁決器從請求總線的一組設(shè)備中選擇一個。數(shù)據(jù)線地址線總線控制部件設(shè)備0設(shè)備1設(shè)備nBR0BG0BR1BG1……BR2BG2圖6.3

獨(dú)立請求方式裁決算法由硬件來實(shí)現(xiàn)，可采用各種優(yōu)先級算法（如：最近最少用算法、先來先服務(wù)算法）等?！@種方法的優(yōu)缺點(diǎn)：響應(yīng)速度快，優(yōu)先級設(shè)置靈活。控制邏輯很復(fù)雜，控制線數(shù)量多?！鬾表示允許掛接的最大設(shè)備數(shù)，三種裁決方式所需裁決線分別為：2根、log2n根、2n根。▲總線控制器可設(shè)置可編程的優(yōu)先級。2．分布式裁決方式（3種）設(shè)備0設(shè)備2設(shè)備1優(yōu)先級高優(yōu)先級低(1)自舉分布式裁決▲使用多個請求線，不需要中心裁決器，每個設(shè)備獨(dú)立地決定自己是否是最高優(yōu)先級請求者。BUSYBR0BR1BR2SCSI總線也采用該方案。沖突檢測分布式裁決▲多個同時(shí)使用總線的設(shè)備會產(chǎn)生沖突，按照某種策略在沖突的各方選擇一個設(shè)備。▲這種方案一般用在網(wǎng)絡(luò)通信總線上。并行競爭分布式裁決▲需要使用總線的主控設(shè)備把自己的仲裁號發(fā)送到仲裁線上，每個設(shè)備根據(jù)并行競爭算法決定在一定時(shí)間以后占用總線還是撤銷仲裁號?！璫n7cn6cn0比較得勝仲裁號AB7AB6

AB0總線仲裁線設(shè)備圖6.4

并行競爭分布式裁決▲圖6.4是總線中有８根仲裁線AB0～AB7例子大于為1小于為0▲兩設(shè)備同時(shí)要求使用總線，仲裁號分別是00000101和00001010；最終留在仲裁線上的號為00001010。裁決號1裁決號2裁決線電平裁決線邏輯cnABcnAB0高0高高00高0高高00高0高高00高0高高00高1低低11高0高高00高1低低11高0高高0表6.1

并行競爭裁決邏輯舉例分析結(jié)果▲并行競爭方式可用很少的裁決線掛接大量的設(shè)備。例如，假定是８位仲裁號，自舉分布式裁決只能表示8個優(yōu)先級；并行競爭方式可表示256個優(yōu)先級?！x擇不同裁決方案的因素包括：考慮總線上I/O設(shè)備的數(shù)量和總線長度的可擴(kuò)充性；總線裁決應(yīng)該多快；需要什么程度的公正性等。6.2.3

定時(shí)方式

定時(shí)問題：如何來定義總線事務(wù)中的每一步何時(shí)開始、何時(shí)結(jié)束?？偩€通信的定時(shí)方式有四種：同步協(xié)議異步協(xié)議半同步協(xié)議分離事務(wù)協(xié)議1．同步協(xié)議方式▲控制線中有一個時(shí)鐘信號線，掛接在總線上的所有設(shè)備都從時(shí)鐘線上獲得定時(shí)信號。

時(shí)鐘信號線定義了等間隔的時(shí)間段，這個固定時(shí)間段為一個時(shí)鐘周期，也稱一個總線周期。時(shí)鐘讀命令地址數(shù)據(jù)時(shí)鐘周期總線傳輸周期主設(shè)備從設(shè)備圖6.5

同步通信協(xié)議（讀操作）▲同步通信協(xié)議是預(yù)先確定的，涉及到非常少的邏輯，所以這種總線非?？??！娇偩€有兩個缺點(diǎn)：第一，在總線上的每個設(shè)備必須以同樣的時(shí)鐘速率進(jìn)行工作；第二，存在時(shí)鐘偏移問題，同步總線如要快的話，就不能很長?！幚砥?主存總線一般都是同步的，因?yàn)橥ㄐ诺脑O(shè)備靠得很近，而且數(shù)量又少。2.

異步協(xié)議方式▲異步總線是非時(shí)鐘定時(shí)，能夠連接帶寬范圍很大的各種設(shè)備?？偩€能夠加長而不用擔(dān)心時(shí)鐘偏移或同步問題?！惒娇偩€必須使用握手協(xié)議。協(xié)議通過一組附加的控制線來實(shí)現(xiàn)；

握手協(xié)議由一系列步驟組成，只有當(dāng)雙方都同意時(shí)，發(fā)送者或接收者才會進(jìn)入到下一步。ReadReq(讀請求)：指示一個讀請求；Ready(數(shù)據(jù)就緒)：用于指示數(shù)據(jù)字已在數(shù)據(jù)線上準(zhǔn)備好。由存儲器驅(qū)動有效或I/O設(shè)備驅(qū)動有效。Ack（回答）：用于回答另一方送過來的ReadReq或Ready信號。▲考慮一個設(shè)備請求從存儲器中讀一個字。ReadReqDataAckReady1Address234562467圖6.6

異步通信協(xié)議▲異步通信有非互鎖、半互鎖和全互鎖三種可能的方式。ReadyAck(a)非互鎖方式(b)半互鎖方式(c)全互鎖方式ReadyAckReadyAck圖6.7

異步通信的三種互鎖方式3.

半同步協(xié)議方式地址

數(shù)據(jù)時(shí)鐘周期總線傳輸周期時(shí)鐘就緒讀命令

回答

主設(shè)備從設(shè)備▲所有事件都由時(shí)鐘定時(shí)，而信息的交換由就緒和應(yīng)答等信號控制稱半同步通信方式。圖6.8

半同步通信協(xié)議4.

分離事務(wù)協(xié)議方式▲有多個總線主控設(shè)備在總線上存在時(shí)，不需要使用總線時(shí)立即釋放總線，做數(shù)據(jù)準(zhǔn)備等非總線數(shù)據(jù)傳輸?shù)牟僮?。將一個傳輸操作事務(wù)過程分成兩個子過程。主控(M)地址數(shù)據(jù)SM總線空閑

(其它主控器可用)地址、命SM數(shù)據(jù)從(S)時(shí)鐘子周期1子周期2圖6.9

分離事務(wù)通信協(xié)議▲分離通信方式的優(yōu)點(diǎn)：可改進(jìn)整個系統(tǒng)的總有效帶寬。從設(shè)備準(zhǔn)備數(shù)據(jù)的過程相當(dāng)復(fù)雜需要重疊多個事務(wù)時(shí)，效果更明顯。控制相當(dāng)復(fù)雜，一般在大型計(jì)算機(jī)系統(tǒng)和高檔微機(jī)系統(tǒng)中使用?！蛛x通信方式的不足:使得完成一個事務(wù)的時(shí)間可能會增加；請求者的身份必須被傳送并被從設(shè)備保存。5.

同步和異步的性能比較▲同步總線通常比異步總線要快?！e例：比較同步和異步總線的最大帶寬。假定同步總線的時(shí)鐘周期為50ns，每次總線傳輸花1個時(shí)鐘周期；異步總線每次握手需要40ns，兩種總線的數(shù)據(jù)都是

32位寬，存儲器的存儲周期為200ns。要求求出從該存儲器中讀出一個字時(shí)兩種總線的帶寬。同步總線具有50ns的總線周期，其所需的步驟和時(shí)間為：發(fā)送地址和讀命令到存儲器：50ns存儲器讀數(shù)據(jù)：200ns傳送數(shù)據(jù)到設(shè)備：50ns總時(shí)間為300ns。最大總線帶寬為4B/300ns， 即：13.3MB/s。異步總線所需的步驟和時(shí)間為：（下圖）第①步為40ns；第②、③、④步為Max(3×40ns，200ns)=200ns；第⑤、⑥、⑦步為3

×40ns=120ns。總時(shí)間為360ns。故產(chǎn)生的最大帶寬為4B/360ns=11.1MB/s。同步總線僅比異步快大約20%。DataAckReadyReadReq1Address234562467包括可以連到總線上的設(shè)備的個數(shù)與總線的物理距離；異步總線能更好地適應(yīng)技術(shù)的改變，并能支持更大范圍內(nèi)的響應(yīng)速度；盡管異步總線增加了開銷，但I(xiàn)/O總線大都采用異步通信?！谕胶彤惒街g進(jìn)行選擇時(shí)，要考慮的不僅是數(shù)據(jù)帶寬，而且要考慮I/O系統(tǒng)的能力。6.2.4

總線數(shù)據(jù)傳輸模式讀、寫操作：所有總線都支持這兩種操作。塊傳送操作：給出數(shù)據(jù)塊的起始地址，然后對固定塊長度的數(shù)據(jù)一個接一個地讀入或?qū)懗觥懞笞x操作：地址期給出地址和命令后，進(jìn)行數(shù)據(jù)寫，然后緊接著將同地址下的數(shù)據(jù)讀出來。讀－修改－寫：地址期給出地址和命令后，進(jìn)行數(shù)據(jù)讀，然后緊接著修改該數(shù)據(jù)并馬上將該數(shù)據(jù)寫回到同地址下。廣播、廣集操作：廣播操作允許一個主控模塊對多個從模塊進(jìn)行寫操作；廣集操作是將選定的多個從模塊的數(shù)據(jù)在總線上完成AND或OR操作，用于檢測多個中斷源。6．3

總線結(jié)構(gòu)一個計(jì)算機(jī)系統(tǒng)中采用兩個以上總線的情況就是多 總線分層結(jié)構(gòu)。單總線結(jié)構(gòu)早期的計(jì)算機(jī)采用單總線結(jié)構(gòu)方式。它將CPU、主存、I/O模塊都掛接在一個總線上。CPUMMI/O……I/O單一總線體系結(jié)構(gòu)簡單、便于擴(kuò)充。

所有傳送都共享一組總線，極易使總線成為整個系統(tǒng)的瓶頸。大量設(shè)備接到總線上后，性能就會急劇下降總線上掛接了大量的高速設(shè)備，單一總線就無法滿足系統(tǒng)的要求。6.3.2

雙總線結(jié)構(gòu)CPUMMI/O……在單總線的基礎(chǔ)上再開辟一條CPU與主存之間的通 路，形成以主存儲器為中心的雙總線結(jié)構(gòu)。系統(tǒng)總線I/OI/O主存總線圖6.10

以主存為中心的雙總線結(jié)構(gòu)CPU與主存間的通路稱為主存總線主存總線的速度較高，又減輕了系統(tǒng)總線的負(fù)擔(dān)。主存與I/O之間能直接傳送，而不需通過CPU。采用IOP方式的雙總線結(jié)構(gòu)將I/O設(shè)備從單總線上分離出來，將原先的單總線分成主存總線和I/O總線。CPU、主存和輸入/出處理器之間的信息傳送在主存總線上 進(jìn)行；I/O設(shè)備與主機(jī)之間的信息交換通過I/O總線和主存總線進(jìn)行。CPUMMI/O……IOPI/O

總線主存總線I/OI/O圖6.11

采用IOP方式的雙總線結(jié)構(gòu)用輸入/出處理器有對各種I/O設(shè)備進(jìn)行統(tǒng)一管理的功能。減輕了CPU參與I/O設(shè)備管理的負(fù)擔(dān)。將不同特性的外設(shè)分類掛接在輸入/出處理器的不同通道上。6.3.3

三總線結(jié)構(gòu)在主存和高速的磁盤等設(shè)備之間引入一個DMA總線， 構(gòu)造一種三總線結(jié)構(gòu)。在三總線結(jié)構(gòu)中，主存總線用于CPU和主存之間的信息傳送；I/O總線用于CPU和各個I/O之間進(jìn)行信息傳輸；DMA總線用于高速外設(shè)和主存之間的信息交換；DMA總線和主存總線不能同時(shí)用于訪問主存。CPUMMI/O……I/O

總線DMA

總線主存總線高速

I/OI/OI/O傳統(tǒng)的總線結(jié)構(gòu)采用處理器-Cache總線、主存總線、I/O總線三級總線結(jié)構(gòu)。CP

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ache局部總線局部I/O

控制器主存

主存總線擴(kuò)展總線接口LA

NSC

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X串口

擴(kuò)展總線圖6.12傳統(tǒng)的三級總線結(jié)構(gòu)高性能多級總線結(jié)構(gòu)將那些高速的大容量I/O設(shè)備掛接在這種高速總線上。而低速I/O設(shè)備仍然由擴(kuò)充I/O總線支持。CPUCache/橋局部總線SCSI擴(kuò)展總線接口ModemFAX串口主存LAN圖形設(shè)備圖6.13高性能多級總線結(jié)構(gòu)6.3.4

多總線分級結(jié)構(gòu)舉例Host/PCI橋（NorthBridge），用于連接主處理器總線和第一級PCI總線。PCI／E(ISA)橋（South

Bridge），用于連接PCI總線和E(ISA)總線。南橋中通常含有中斷控制器、IDE控制器、USB主控制器和DMA控制器。

北橋和南橋構(gòu)成一個芯片組。在PCI總線和PCI總線之間可以嵌入一個或多個PCI/PCI橋。C

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1軟盤打印機(jī)鍵盤鼠標(biāo)麥克風(fēng)音箱耳機(jī)RT

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E圖.614典型的多處理器系統(tǒng)的PCI配置E(ISA)總線Penitum

Pro

總線

一種典型的多總線分級結(jié)構(gòu)（PentiumPro服務(wù)器系統(tǒng)體系結(jié)構(gòu)框圖）APIC

總線PCI

總線PCI

總線CPU3（BSP主存PCI/E(ISA)橋IO

APICModule輔助PBHost/PCI

橋CPU2（AP）CPU1（AP）CPU0（AP）Host/PCI

橋兼容PB圖6.15 Pentium

Pro服務(wù)器系統(tǒng)體系結(jié)構(gòu)框圖處理器Local

APIC處理器Local

APIC……I/O

APICI/O

APIC……APIC總線APIC適合于多處理器系統(tǒng)，它能將一個中斷分配到一個指定的處理器；保持與8259的兼容性。以815EP芯片組為主要支持芯片的單處理器系統(tǒng)中，都是采用繞過方式。高級可編程中斷控制子系統(tǒng)APIC例：有4個設(shè)備A、B、C、D，其優(yōu)先權(quán)為A>B>C>D,畫出獨(dú)立請求方式的排隊(duì)電路。6．4

總線接口協(xié)調(diào)各部件所產(chǎn)生信號的控制邏輯就是總線接口是掛接在總線上的部件與總線之間的連接界面；CPU、存儲器、I/O模塊中都有與系統(tǒng)總線或其他

I/O總線的接口。6.4.1

信息傳送方式計(jì)算機(jī)總線中，數(shù)據(jù)傳送有串行傳輸和并行傳輸。1．串行傳輸▲串行總線的數(shù)據(jù)在數(shù)據(jù)線上按位進(jìn)行傳送，只需一根數(shù)據(jù)線，線路成本低，適合遠(yuǎn)距離的數(shù)據(jù)傳輸?！褂么型ㄐ趴偩€連接慢速設(shè)備，象鍵盤、鼠標(biāo)和終端設(shè)備等?！袀鬏斨械臄?shù)據(jù)轉(zhuǎn)換發(fā)送部件中并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換，稱為拆卸；接收部件中串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，稱為裝配。▲串行傳輸中的數(shù)據(jù)傳輸速率在信息傳輸通道中，攜帶數(shù)據(jù)信息的信號單元叫碼元；波特率：每秒鐘通過信道傳輸?shù)拇a元數(shù)。每秒鐘通過信道傳輸?shù)男畔⒘糠Q為位傳輸速率，簡稱比特率。波特率一般大于或等于比特率?！袀鬏敺绞接型絺鬏敺绞胶彤惒絺鬏敺绞絻煞N在異步傳輸方式中，每個字符要用一位起始位和若干停止位作為字符傳輸?shù)拈_始和結(jié)束標(biāo)志。同步傳輸方式要求有時(shí)鐘來實(shí)現(xiàn)發(fā)送端和接收端的同步，傳輸速度較快。數(shù)據(jù)塊傳輸時(shí)，只在數(shù)據(jù)塊的開始和結(jié)尾處用一個或若干個同步字符作標(biāo)志。稱同步串行傳輸方式。異步串行通信協(xié)議▲通信協(xié)議是指通信雙方對數(shù)據(jù)傳送控制的一種約定。例題：異步傳輸7位ASCII碼，如果需要數(shù)據(jù)傳輸速率為240字符/秒，使用1位奇偶校驗(yàn)位和1位停止位，則：比特率應(yīng)該是多少？有效數(shù)據(jù)位傳輸位是多少？傳輸效率是多少？答：波特率是(7位數(shù)據(jù)位+1位起始位+1位校驗(yàn)位+1位停止位)×240=2400bit/s比特率是：7×240=1680bit/s傳輸效率是：1680/2400=70%面向字符的同步通信協(xié)議SYNSYNSOH標(biāo)題STX數(shù)據(jù)塊ETB/ETX塊校驗(yàn)源地址、目標(biāo)地址和路由指示等信息塊發(fā)送/正文結(jié)束字符首標(biāo)開始字符(01H)正文起始字符(02H)同步串行通信協(xié)議：以數(shù)據(jù)塊為單位傳送的，每個數(shù)據(jù)塊內(nèi)由一個字符序列組成。2．并行傳輸▲并行總線的數(shù)據(jù)在數(shù)據(jù)線上同時(shí)有多位一起傳送，每一位要有一根數(shù)據(jù)線。▲并行數(shù)據(jù)傳輸需要聯(lián)絡(luò)控制信號?！⑿袀鬏斨械臄?shù)據(jù)傳輸速率最大數(shù)據(jù)傳輸率：單位時(shí)間內(nèi)在總線上傳輸?shù)淖畲笮畔⒘?。用（MB/s）來表示?？偩€的工作頻率為66MHz，總線寬度為32位，則它的最大數(shù)據(jù)傳輸率為：66

×32/8=264MB/s；這里1M=106

。6.4.2

總線接口單元在設(shè)備和總線之間有一個邏輯部件使設(shè)備能夠按總線協(xié)議要求與其他設(shè)備進(jìn)行通信。這個邏輯部件就是總線接口單元。CPU地址線控制狀態(tài)線數(shù)據(jù)線接口單元外部設(shè)備圖6.16

外設(shè)與總線的連接總線接口單元的基本功能定時(shí)和通信：提供或接收時(shí)鐘信號；驅(qū)動或采樣相應(yīng)的信號線。驅(qū)動、復(fù)位或采樣握手協(xié)議對相應(yīng)的信號線。總線請求和仲裁?？刂撇僮鳎禾峁┟钭g碼等控制邏輯。提供數(shù)據(jù)緩沖：使不同速度的部件得到匹配。數(shù)據(jù)格式轉(zhuǎn)換：數(shù)據(jù)格式轉(zhuǎn)換；記錄狀態(tài)信息；數(shù)據(jù)傳送控制：字節(jié)計(jì)數(shù)器進(jìn)行更新；中斷請求和響應(yīng)。6.5

總線標(biāo)準(zhǔn)主板上的“處理器-主存”總線是專用總線，連接各種I/O模塊的I/O總線和底板式總線是標(biāo)準(zhǔn)總線。計(jì)算機(jī)工業(yè)界已經(jīng)開發(fā)出了各種總線標(biāo)準(zhǔn)使機(jī)器的擴(kuò)充和新設(shè)備的連接更加方便；為計(jì)算機(jī)制造商和外圍設(shè)備制造商提供規(guī)范；按照標(biāo)準(zhǔn)和規(guī)范生產(chǎn)各種不同功能的芯片、模塊和整機(jī)；使各級別的產(chǎn)品都具有兼容性和互換性；便于計(jì)算機(jī)系統(tǒng)的維護(hù)和擴(kuò)充?？偩€標(biāo)準(zhǔn)的形成有多種途徑第一種途徑是由流行而自然形成的標(biāo)準(zhǔn)。第二個途徑是為了解決共性問題而提出一種標(biāo)準(zhǔn)，如SCSI總線。第三種途徑是通過標(biāo)準(zhǔn)化組織制定的。象ANSI或IEEE等組織會提出一些總線標(biāo)準(zhǔn)。6.5.1

ISA總線

ISA（Industrial

Standard

Architecture）IBM公司

1984年為推出PC/AT機(jī)而建立的系統(tǒng)總線標(biāo)準(zhǔn)。ISA總線的主要特點(diǎn)：支持64K

I/O地址空間、16M主存地址空間的尋址，可進(jìn)行

８位或16位數(shù)據(jù)訪問，支持15級硬中斷、７級DMA通道。是多主控總線。除了CPU外，DMA控制器、DRAM刷新控制器和帶處理器的智能接口控制卡都可成為總線主控設(shè)備。支持８種總線事務(wù)類型：存儲器讀、存儲器寫、I/O讀、I/O寫、中斷響應(yīng)、DMA響應(yīng)、存儲器刷新、總線仲裁。（4）具有分立的數(shù)據(jù)線和地址線。使用獨(dú)立于CPU的總線時(shí)鐘，總線時(shí)鐘頻率為８MHz；最大數(shù)據(jù)傳輸速率為16MB/s。ISA總線共有98根信號線，在原PC/XT總線的62根線的基礎(chǔ)上擴(kuò)充了36根線，與原PC/XT總線完全兼容。C18外內(nèi)B1A1

A31C1D182.54B31

D110.16138.5ISA總線插槽示意圖6.5.2

EISA總線支持32位地址，具有32位數(shù)據(jù)總線，總線頻率8.33MHz，最大數(shù)據(jù)傳輸率達(dá)到

33.3MB/s(8.33×32位/8)。結(jié)構(gòu)與ISA兼容，EISA總線插槽與ISA插槽等長等寬，內(nèi)部被設(shè)計(jì)成為雙層(198)引腳。是一種具有智能化的總線，支持多總線主控和突 發(fā)傳輸方式。6.5.3

VL總線（VESA總線）

VL（VESALocalBus）總線是視頻電子標(biāo)準(zhǔn)協(xié)會與60余家公司聯(lián)合推出的一種通用的全開放局部總線標(biāo)準(zhǔn)，也叫VESA總線。有效解決總線傳輸速率這一瓶頸問題。

需要和其他總線共存于一個系統(tǒng)中，形成ISA/VL或EISA/VL等總線體系結(jié)構(gòu)。VESA總線的主要特點(diǎn)：VL總線的主要設(shè)計(jì)目標(biāo)是支持CPU直接與高速視頻控制器掛接；其他外設(shè)如硬盤控制器、LAN控制卡以及其他高速接口所連的外設(shè)，也可使用VL總線；它直接采用CPU的時(shí)鐘，最高主頻可達(dá)66MHz，一般為33MHz；數(shù)據(jù)總線的寬度為32位，可擴(kuò)展到64位；最大數(shù)據(jù)傳輸率為132MB/s；6.5.4 PCI總線PCI總線是繼VL總線之后推出的又一種高性能 局部總線。PCI規(guī)范是公開的，不同廠家生產(chǎn)的PCI產(chǎn)品是相 互兼容的。PCI是一種高帶寬、獨(dú)立于處理器的總線。主要用 于高速外設(shè)的I/O接口和主機(jī)相連；如：圖形顯示 適配器、網(wǎng)絡(luò)接口控制卡、磁盤控制器等。PCI總線的主要特點(diǎn)：與CPU的時(shí)鐘頻率無關(guān)，采用自身33MHz的總線頻率，數(shù)據(jù)線寬度為32位，可擴(kuò)充到64位；所以數(shù)據(jù)傳輸率可達(dá)132MB/s～264

MB/s。它比VL總線的速度更快。第一，支持無限突發(fā)傳輸方式；而VL僅支持有限的突發(fā)數(shù)據(jù)傳送。第二，支持掛接在PCI總線上的外設(shè)能與CPU并發(fā)工作。一個或多個PCI總線通過PCI橋（PCI控制器）和處理器總線相連。（5）

PCI橋使PCI總線獨(dú)立于處理器，且PCI橋提供了數(shù)據(jù)緩沖功能。系統(tǒng)中的高速設(shè)備掛接在PCI總線上，而低速設(shè)備仍然通過ISA、EISA等這些低速I/O總線支持?？捎卸鄠€PCI總線，PCI總線之間也用相應(yīng)的PCI橋連接。PCI總線支持廣泛的基于微處理器的配置PCI總線可以用在單處理器系統(tǒng)中，也可用于多處理器 系統(tǒng)中。處理器CacheDRAM橋/存儲器控制器顯示控制器聲頻LAN圖形PCI/E(ISA)橋基本I/O

設(shè)備SCSIPCI

總線E(ISA)總線圖6.17

(a)

典型的單處理器系統(tǒng)處理器/Cache存儲器控制器DRAM系統(tǒng)總線處理器/CacheLANPCI/PCI

橋PCI/E(ISA)橋基本I/O

設(shè)備SCSIHost/PCIHost/PCIPCI

總線PCI

總線E(ISA)總線LANSCSIPCI

總線圖6.17

(b)典型的多處理器系統(tǒng)6.5.5

通用串行總線USB▲USB總線，是由Conpaq、DEC、IBM、Intel、Microsoft、NEC等公司為簡化PC與外設(shè)之間的互連而共同研發(fā)的一種免費(fèi)的標(biāo)準(zhǔn)化連接器?！鳸SB的主要特點(diǎn)即插即用，可熱插拔，具有自動配置能力；

多個USB集線器可相互傳送數(shù)據(jù)；可連接127個外設(shè)；傳輸波特率為1.5M-12Mb/s(USB2.0 達(dá)480Mb/s)；

USB總線結(jié)構(gòu)簡單，采用四線電纜，更換介質(zhì)后連接距離達(dá)數(shù)十米?！鴿M足USB要求的外設(shè)有：調(diào)制解調(diào)器，鍵盤，鼠標(biāo)，光驅(qū)，游戲手柄，軟驅(qū)，掃描儀，音箱等。圖6.18

USB的層次拓?fù)鋱DI/O設(shè)備HUBI/O設(shè)備I/O設(shè)備HUBI/O設(shè)備I/O設(shè)備I/O設(shè)備USB的拓?fù)浣Y(jié)構(gòu)(級聯(lián)星型拓?fù)?主機(jī)根HUB6.5.6

SCSI總線

SCSI（SmallComputerSystemInterface小型計(jì)算機(jī)系統(tǒng)接口）總線，用在Macintosh機(jī)上，現(xiàn)已用在IBM

PC兼容系統(tǒng)和許多工作站上。

SCSI總線主要用于光驅(qū)、音頻設(shè)備、掃描儀、打印機(jī)、以及大容量存儲設(shè)備等的連接。是一種直接連接外設(shè)的并行I/O總線，掛接在SCSI 總線上的設(shè)備以菊花鏈的方式相連。終端器（可在內(nèi)部）終端器磁盤ID=6掃描儀ID=2CD-ROMID=3CPUID=7圖6.19

SCSI設(shè)備的配置SCSI設(shè)備的配置

若干設(shè)備連接在一起，一端用一個終結(jié)器連接，另一端通過一塊SCSI卡連到主機(jī)上。6.5.7

EIA-232-D總線一個廣泛使用的串行總線標(biāo)準(zhǔn)美國電子工業(yè)協(xié)會（EIA）1987年制定的EIA-232-D標(biāo)準(zhǔn)，它的前身是EIA在1969年制定的推薦標(biāo)準(zhǔn)RS-232-C。定義了按位串行傳輸?shù)臄?shù)據(jù)終端設(shè)備(DTE)和數(shù)據(jù)通信設(shè)備(DCE)之間的接口信息。當(dāng)計(jì)算機(jī)和通信設(shè)備（如MODEM和數(shù)字傳真機(jī)）連接時(shí)，計(jì)算機(jī)的串行接口地位等同于數(shù)據(jù)終端設(shè)備。

EIA-232-D接口由25條信號線構(gòu)成，其中有一條數(shù)據(jù)發(fā)送線，一條數(shù)據(jù)接收線，在接口對接時(shí)，這兩條線交叉連接。標(biāo)準(zhǔn)提供主要幾條控制線是：請求發(fā)送RTS（Request

To

Send）允許發(fā)送CTS(Clear

To

Send)向發(fā)送方回送一個CTS信號作為回答。數(shù)據(jù)終端準(zhǔn)備好DTR(Data

Terminal

Ready)通知發(fā)送方進(jìn)行數(shù)據(jù)發(fā)送。數(shù)