第三章邏輯門(mén)電路電子

第三章邏輯門(mén)電路電子第一頁(yè)，共六十六頁(yè)，編輯于2023年，星期四§1邏輯門(mén)電路門(mén)：具有開(kāi)關(guān)作用。門(mén)電路：具有控制信號(hào)通過(guò)或不通過(guò)能力的電路。一、器件的開(kāi)關(guān)作用開(kāi)關(guān)特性體現(xiàn)開(kāi)關(guān)作用→靜態(tài)特性轉(zhuǎn)換過(guò)程→動(dòng)態(tài)特性理想開(kāi)關(guān)特性Z＝0→短路、相當(dāng)開(kāi)關(guān)閉合Z＝∞→斷路、相當(dāng)開(kāi)關(guān)斷開(kāi)第二頁(yè)，共六十六頁(yè)，編輯于2023年，星期四二、半導(dǎo)體二極管的開(kāi)關(guān)特性DR+－⒈開(kāi)關(guān)作用D正偏→導(dǎo)通→UD很小→電路導(dǎo)通

UD≈0.7V,硅管

UD≈0.3V,鍺管D反偏→截止→UD很大→電路斷開(kāi)注:講課如不特殊說(shuō)明,均以硅管為例.第三頁(yè)，共六十六頁(yè)，編輯于2023年，星期四三、半導(dǎo)體三極管的開(kāi)關(guān)特性⒈開(kāi)關(guān)作用10KVcc=5V1k

Voβ=30T截止飽和放大Vbe Vbc反偏

反偏，ib＝ic

＝0，開(kāi)關(guān)斷開(kāi)。正偏

反偏，ic＝βib，線性放大。正偏

正偏，ib>Ibs，開(kāi)關(guān)閉合。第四頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⒈開(kāi)關(guān)作用（續(xù)）臨界飽和：飽和系數(shù)：10KVcc=5V1kYβ=30TB越大，飽和越深；反之飽和則淺說(shuō)明：因所以，臨界飽和電流是由外電路（Rc）決定的，

Rc不同，臨界飽和電流是不一樣的。Vbc＝0V

時(shí)，T處于臨界飽和第五頁(yè)，共六十六頁(yè)，編輯于2023年，星期四例1:計(jì)算圖示電路的臨界飽和電流。β=30Vces=0.3VRbTRcReic↓ib→ie↓VccVo第六頁(yè)，共六十六頁(yè)，編輯于2023年，星期四四、基本門(mén)電路對(duì)應(yīng)三種基本邏輯運(yùn)算，有三種基本門(mén)電路⒈二極管與門(mén)（D與門(mén)）⑴電路5VA0VBFRD1D2Vcc（5V）⑵原理VAVBVFD1D20V0V0.7V通通0V5V0.7V通止5V0V0.7V止通5V5V5V止止電路分析要求出輸入的各種組合與輸出的關(guān)系電位表：第七頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⒈二極管與門(mén)(續(xù))VAVBVFD1D20V0V0.7V通通0V5V0.7V通止5V0V0.7V止通5V5V5V止止0→低電位1→高電位真值表:

ABF000010100111實(shí)現(xiàn)了與邏輯功能實(shí)現(xiàn)了與邏輯功能⑶符號(hào)ABF&國(guó)標(biāo)慣用國(guó)外ABFABF第八頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⒉二極管或門(mén)（D或門(mén)）⑴電路5VA0VBFRD1D2⑵原理VAVBVFD1D20V0V0V止止0V5V4.3V止通5V0V4.3V通止5V5V4.3V通通電位表：0→低電位1→高電位真值表:

ABF000011101111實(shí)現(xiàn)了或邏輯功能實(shí)現(xiàn)了或邏輯功能第九頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⑶符號(hào)國(guó)標(biāo)慣用國(guó)外FAB≥1ABF＋ABF第十頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⒊晶體管非門(mén)(反相器)⑶符號(hào)⑴電路⑵原理VAVFT0V5V

止5V0.3V通電位表：真值表:

AF0110實(shí)現(xiàn)了非邏輯功能實(shí)現(xiàn)了非邏輯功能ARbRcVcc(

5V)FT國(guó)標(biāo)慣用國(guó)外FA1AFFA第十一頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⒋復(fù)合門(mén)把單級(jí)門(mén)電路級(jí)聯(lián)起來(lái),構(gòu)成復(fù)合門(mén),如:與非門(mén)、或非門(mén)等等。異或門(mén)YY與非門(mén)YABY或非門(mén)異或非門(mén)YYYY國(guó)標(biāo)慣用國(guó)外ABABABABABABABY&Y1Y=1Y=ABABABAB第十二頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⒈正邏輯

門(mén)電路的輸入、輸出電壓定義為：⒉

負(fù)邏輯說(shuō)明：⑴前面所述基本門(mén)電路均以正邏輯定義。⑵同一個(gè)邏輯門(mén)電路，在不同邏輯定義下，實(shí)現(xiàn)的邏輯功能不同。

⑶數(shù)字系統(tǒng)中，不是采用正邏輯就是采用負(fù)邏輯，而不能混合使用。

本書(shū)中采用正邏輯系統(tǒng)。低電位→0高電位→1

門(mén)電路的輸入、輸出電壓定義為：低電位→1高電位→0五、邏輯約定第十三頁(yè)，共六十六頁(yè)，編輯于2023年，星期四§2TTL集成門(mén)電路(與非門(mén))

二極管----晶體三極管邏輯門(mén)（DTL）集晶體三極管----晶體三極管邏輯門(mén)（TTL）成雙極型射極耦合邏輯門(mén)（ECL）邏集成注入邏輯門(mén)電路（）輯N溝道MOS門(mén)(NMOS)門(mén)單極型(MOS型)P溝道MOS門(mén)(PMOS)

互補(bǔ)MOS門(mén)(CMOS)集成門(mén)電路按開(kāi)關(guān)元件分類集成：把晶體管、電阻、和導(dǎo)線等封裝在一個(gè)芯片上。第十四頁(yè)，共六十六頁(yè)，編輯于2023年，星期四一、電路+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC多發(fā)射極輸入級(jí)中間倒相級(jí)推挽輸出級(jí)輸入級(jí)由多發(fā)射極晶體管T1和基極電組R1組成，它實(shí)現(xiàn)了輸入變量A、B、C的與運(yùn)算。BFRD1D3Vcc（5V）D2ACD4中間級(jí)是放大級(jí)，由T2、R2和R3組成，T2的集電極C2和發(fā)射極E2可以分提供兩個(gè)相位相反的電壓信號(hào)C2E2輸出級(jí)：由T3、T4、T5和R4、R5組成，其中T3、T4構(gòu)成復(fù)合管，與T5組成推拉式輸出結(jié)構(gòu)，具有較強(qiáng)的負(fù)載能力。第十五頁(yè)，共六十六頁(yè)，編輯于2023年，星期四“0”1VVb1=0.3+0.7=1V三個(gè)PN結(jié)導(dǎo)通需2.1V+5VFR4R2R13kT2R5R3T3T4T1T5b1c1VVV3.63.60.3二、工作原理T1深飽和T2截止T5截止1.輸入有低電平（0.3V）時(shí)不足以讓T2、T5導(dǎo)通第十六頁(yè)，共六十六頁(yè)，編輯于2023年，星期四+5VFR4R2R13kR5T3T4T1b1c1ABC“0”1Vuouo=5-uR2-ube3-ube43.6V高電平！1.輸入有低電平（0.3V）時(shí)(續(xù))T1深飽和T2截止T5截止T3微飽和T4放大結(jié)論1:輸入有低時(shí),輸出為高第十七頁(yè)，共六十六頁(yè)，編輯于2023年，星期四T1:倒置全飽和導(dǎo)通Vb1=2.1VVc1=1.4V全反偏1V截止+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC2.輸入全為高電平（3.6V）時(shí)2.1V1.4VT1管:Ve1=3.6VVb1=2.1VVc1=1.4VT1管在倒置工作狀態(tài)3.6VT2,T5管飽和導(dǎo)通,Vce2=0.3V所以:Vc2=1V→T3:放大

Vb4=0.3V→T4:截止0.3VT2:飽和T5:飽和T3:放大T4:截止放大第十八頁(yè)，共六十六頁(yè)，編輯于2023年，星期四+5VFR2R13kT2R3T1T5b1c1ABC飽和uF=0.3V2.輸入全為高電平（3.6V）時(shí)(續(xù))飽和3.6VT1:倒置T2:飽和T5:飽和T3:放大T4:截止結(jié)論2:輸入全高時(shí),輸出為低T5飽和,Vce5=0.3V第十九頁(yè)，共六十六頁(yè)，編輯于2023年，星期四工作原理小結(jié):輸入有低電平（0.3V）時(shí)

VF=3.6V2.輸入全為高電平（3.6V）時(shí)

VF=0.3VT1:倒置T2:飽和T3:放大T4:截止T5:飽和T1深飽和T2截止T3微飽和T4放大T5截止3.邏輯功能第二十頁(yè)，共六十六頁(yè)，編輯于2023年，星期四3.輸入多發(fā)射極的作用

TTL集成門(mén)在輸入級(jí)采用晶體管多發(fā)射極，其作用是:1.參數(shù)一致性好;2.縮小體積;3.縮短T2從飽和向截止的轉(zhuǎn)換時(shí)間→加速轉(zhuǎn)換過(guò)程。

(即加速輸入由全“1”→→輸入有“0”的轉(zhuǎn)換過(guò)程)4.推挽輸出電路的作用輸出級(jí)采用推挽電路提供比較大的帶負(fù)載能力.第二十一頁(yè)，共六十六頁(yè)，編輯于2023年，星期四TTL集成電路的外特性：電壓傳輸特性

VO=f(Vi)輸入/輸出特性VOH輸出高電平，VOL輸出低電平，VOFF關(guān)門(mén)電平，VON開(kāi)門(mén)電平：VT門(mén)坎電平，噪聲容限：VNH，VNL。⒈輸入伏安特性ii=f（Vi）⒉輸入負(fù)載特性

Vi

=f（Ri）開(kāi)門(mén)電阻RON，關(guān)門(mén)電阻ROFF⒊輸出特性

Vo

=f（io）⑴輸出低電平，⑵輸出高電平⑴輸入短路電流IIS⑵輸入漏電流IIH⑶灌電流⑷拉電流⑶扇出系數(shù)第二十二頁(yè)，共六十六頁(yè)，編輯于2023年，星期四三、電壓傳輸特性ViVo&VVVCC輸出電壓VO隨輸入電壓Vi變化的關(guān)系曲線，即VO=f(Vi)。測(cè)試電路傳輸特性曲線V0(V)Vi(V)1233.6VBCDE0.6V1.4V0A⒈電壓傳輸特性第二十三頁(yè)，共六十六頁(yè)，編輯于2023年，星期四電壓傳輸特性分析V0(V)Vi(V)1233.6VBCDE0.6V1.4V0ABC段：線性區(qū)，當(dāng)0.6V≤Vi≤1.3V，0.7V≤Vb2＜1.4V時(shí)，T2開(kāi)始導(dǎo)通，T5仍截止，VC2隨Vb2升高而下降，經(jīng)T3、T4兩級(jí)射隨器使VO下降。AB段：截止區(qū),當(dāng)VI≤0.6V，Vb1≤1.3V時(shí)，T2、T5截止，輸出高電平VOH=3.6VCD段：轉(zhuǎn)折,Vi=1.4V,T2、T5飽和。DE段：飽和區(qū),Vi>1.4VVO＝0.3V第二十四頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⒉幾個(gè)參數(shù)VOH輸出高電平：VOL輸出低電平：與非門(mén)輸入有低時(shí)，Vo＝VOH

產(chǎn)品規(guī)范值:VOH≥2.4V典型值:VOH＝3.6V標(biāo)準(zhǔn)高電平:VOH=VSH=2.4V與非門(mén)輸入全高時(shí)，Vo＝VOL

產(chǎn)品規(guī)范值:VOL≤0.4V典型值:VOL＝0.3V標(biāo)準(zhǔn)低電平:VOL=VSL=0.4V1.VOH和VOL都是對(duì)具體門(mén)輸出高、低電平電壓值的要求。2.高電平表示一種狀態(tài)，低電平表示另一種狀態(tài)，一種狀態(tài)對(duì)應(yīng)一定的電壓范圍，而不是一個(gè)固定值。說(shuō)明：0V5V2.4VVSLVSH0.4V第二十五頁(yè)，共六十六頁(yè)，編輯于2023年，星期四幾個(gè)參數(shù)（續(xù)）VOFF關(guān)門(mén)電平：VON開(kāi)門(mén)電平：VT門(mén)坎電平：與非門(mén)在保證輸出為高電平時(shí)，允許的最大輸入低電平值。VOFF＝0.8V與非門(mén)在保證輸出為低電平時(shí)，允許的最小輸入高電平值。VON＝2V此時(shí)輸入有低此時(shí)輸入全高第二十六頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⒊噪聲容限VSHVONVOFFVSLVNHVNL1100定義：高電平噪聲容限VNH＝

VSH－VON

＝2.4－2＝0.4V低電平噪聲容限VNL

＝VOFF－VSL

＝0.8－0.4V＝0.4V在保證輸出高、低電平性質(zhì)不變的條件下，輸入電平的允許波動(dòng)范圍稱為輸入端噪聲容限。第二十七頁(yè)，共六十六頁(yè)，編輯于2023年，星期四四、輸入/輸出特性⒈輸入伏安特性：輸入電壓與輸入電流之間的關(guān)系曲線，即ii=f（Vi）+5VR2R13kT2T1ViIR1Ii-1.4mA1.4V3.6VIISIIH=50μA測(cè)試電路特性曲線第二十八頁(yè)，共六十六頁(yè)，編輯于2023年，星期四輸入伏安特性(續(xù)1)⑴

輸入短路電流IISVi=0V時(shí)由輸入端流出的電流。+5VR2R13kT2T1ViIR1IiIIS-1.4mAVi=0～1.4V時(shí),IC1變化很小,Ii的絕對(duì)值也只略有減少?！?.6V1.4V設(shè)定正方向輸入有低,T2截止。第二十九頁(yè)，共六十六頁(yè)，編輯于2023年，星期四輸入伏安特性(續(xù)2)⑵輸入漏電流IIH（輸入高電平電流）+5VR2R13kT2T1ViIR1Ii-1.4mAIC1假定正方向Vi=3.6V時(shí),由輸入端流入的電流。IIH=50μA3.6VIIS1.4VIIHVi≥1.4V時(shí),T2始導(dǎo)通，IC1迅速增大→Ii迅速減小。=3.6V輸入全高，T1倒置，Ii流入T1第三十頁(yè)，共六十六頁(yè)，編輯于2023年，星期四即輸入端通過(guò)電阻R接地時(shí)的特性輸入端“1”,“0”？+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC⒉輸入負(fù)載特性ViRI第三十一頁(yè)，共六十六頁(yè)，編輯于2023年，星期四Vi<VT=1.4V

時(shí),相當(dāng)輸入低電平，所以輸出為高電平。R較小時(shí)R增大時(shí)RVi=VT時(shí)，輸入變高，輸出變低電平。此時(shí)Vi≡1.4V。1.4VR0+5VR13kT1ABCRiViVi=VT時(shí)，T2、T5導(dǎo)通，Vb1＝2.1V,使Vi鉗在1.4V。R單位:KΩ第三十二頁(yè)，共六十六頁(yè)，編輯于2023年，星期四懸空的輸入端（Ri＝∞）相當(dāng)于接高電平。2.為了防止干擾，可將懸空的輸入端接高電平（如Vcc）。說(shuō)明第三十三頁(yè)，共六十六頁(yè)，編輯于2023年，星期四開(kāi)門(mén)電阻RON關(guān)門(mén)電阻ROFF在保證與非門(mén)輸出為低時(shí)，允許輸入電阻R的最小值。在保證與非門(mén)輸出為高時(shí)，允許輸入電阻R的最大值。RON＝2KΩROFF＝0.8KΩ當(dāng)RI≥RON時(shí)，相當(dāng)輸入高電平。當(dāng)RI≤ROFF時(shí)，相當(dāng)輸入低電平。第三十四頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⒊輸出特性⑴輸出低電平說(shuō)明:⑴輸出為低,灌電流負(fù)載。ILFT4T5RLVCCIL0VOL20mA0.4V⑵T5飽和,Rce5很小,故IL上升時(shí),VOL上升很慢,基本呈線性關(guān)系。⑶當(dāng)VOL＞VSL＝0.4V后，低電平輸出邏輯關(guān)系被破壞,故IL灌受限制。第三十五頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⑵輸出高電平+5VFR4R5T3T4T5RLIL說(shuō)明:⑴輸出為高,拉電流負(fù)載。⑵IL較小時(shí),T3處在淺飽和區(qū)(VCE3

較大)，IL↑→IR4

↑→VR4

↑→VCE3

↓→VO基本不變。⑶當(dāng)IL＞5mA后,T3進(jìn)入飽和區(qū)，

VCE3＝VCES3保持不變，VO隨IL上升而下降。IL0VO3.6V2.4V20mA5mAIR4⑷當(dāng)VOL＜VSH＝2.4V后,高電平輸出邏輯關(guān)系被破壞,故IL拉受限制。第三十六頁(yè)，共六十六頁(yè)，編輯于2023年，星期四門(mén)電路輸出驅(qū)動(dòng)同類門(mén)的個(gè)數(shù)+5VR4R2R5T3T4T1前級(jí)T1T1前級(jí)輸出為高電平時(shí)—拉電流負(fù)載。IiH1IiH3IiH2IOH⑶扇出系數(shù)因IL拉受限制，故負(fù)載數(shù)量有限。第三十七頁(yè)，共六十六頁(yè)，編輯于2023年，星期四+5VR2R13kT2R3T1T5b1c1前級(jí)IOLIiL1IiL2IiL3前級(jí)輸出為低電平時(shí)—灌電流負(fù)載。因IL灌受限制，故負(fù)載數(shù)量有限。第三十八頁(yè)，共六十六頁(yè)，編輯于2023年，星期四輸出低電平時(shí)，流入前級(jí)的電流（灌電流）：輸出高電平時(shí)，前級(jí)流出的電流（拉電流）：一般與非門(mén)的扇出系數(shù)為8。

由于IOL、IOH的限制，每個(gè)門(mén)電路輸出端所帶門(mén)電路的個(gè)數(shù)有限，一般N灌＞N拉。第三十九頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⑴工作速度tuiotuoo50%50%tpd1tpd2平均傳輸時(shí)間⒈主要性能五、主要性能和主要參數(shù)改進(jìn)措施主要取決于存儲(chǔ)時(shí)間ts，5管門(mén)電路tpd＝40ns有源泄放抗飽和電路第四十頁(yè)，共六十六頁(yè)，編輯于2023年，星期四+5VFR4R2R1T2R5R3T3T4T1T5TTL與非門(mén)的改進(jìn)存在問(wèn)題：TTL門(mén)電路工作速度相對(duì)較快，但由于當(dāng)輸出為低電平時(shí)T5工作在深度飽和狀態(tài)，當(dāng)輸出由低轉(zhuǎn)為高電平，由于在基區(qū)和集電區(qū)有存儲(chǔ)電荷不能馬上消散，而影響工作速度?！镉性葱狗庞蒚6、R6和R3構(gòu)成的有源泄放電路來(lái)代替T2射極電阻R3R3R6T6第四十一頁(yè)，共六十六頁(yè)，編輯于2023年，星期四可能工作在飽和狀態(tài)下的晶體管T1、T2、T3、T5都用帶有肖特基勢(shì)壘二極管（SBD）的三極管代替，以限制其飽和深度，提高工作速度。平均tpd＝2～4ns★抗飽和電路SBD特點(diǎn)：①與普通二極管一樣，具有單項(xiàng)導(dǎo)電性；②開(kāi)啟電壓低，約0.4V；③多數(shù)載流子導(dǎo)電，電荷存儲(chǔ)效應(yīng)小。原理：當(dāng)Vbc＝0.4V時(shí),SBD導(dǎo)通,將Ib分流,避免T進(jìn)入深飽和。原理：當(dāng)Vbc＝0.4V時(shí),SBD導(dǎo)通,將Ib分流,避免T進(jìn)入深飽和。第四十二頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⒈主要性能（續(xù)）⑵負(fù)載能力：⑷空載功耗:⑶抗干擾能力:扇出系數(shù)N＝8低電平抗干擾能力VNL＝0.4V高電平抗干擾能力VNH＝0.4V截止功耗POFF:較小導(dǎo)通功耗PON:較大,PON=幾十毫瓦⑴工作速度:典型tpd＝40ns⒉主要參數(shù):自學(xué)第四十三頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⒊TTL系列說(shuō)明發(fā)展方向:S:抗飽和L:低功耗H:高速A:先進(jìn)工藝通用系列74系列54系列軍品:-55℃～125℃工品:-40℃～85℃民品:0℃～75℃TTL10ns/10mw7400HTTL6ns/22mw74H00STTL3ns/19mw74S00ASTTL1.5ns/19mw74AS00LTTL33ns/1mw74L00LSTTL10ns/2mw74LS00ALSTTL4ns/1mw74ALS00高速、低功耗第四十四頁(yè)，共六十六頁(yè)，編輯于2023年，星期四+5VFR4R2R13kT2R5R3T3T4T1T5b1c1六、二種特殊門(mén)⒈集電極開(kāi)路門(mén)(OC門(mén))⑴電路無(wú)T3,T4VCC2RL

負(fù)載電阻VCC11.正常使用時(shí)，輸出端必須外接負(fù)載電阻RL。2.VCC1和VCC2可以不等。集電極懸空普通門(mén)電路集電極開(kāi)路門(mén)電路第四十五頁(yè)，共六十六頁(yè)，編輯于2023年，星期四FABC&⑵符號(hào)&ABCF第四十六頁(yè)，共六十六頁(yè)，編輯于2023年，星期四&&&VCCF1F2F3FF=F1F2F3RL輸出級(jí)VCCRLT5T5T5F直接將兩個(gè)邏輯門(mén)的輸出連接起來(lái)，實(shí)現(xiàn)與的邏輯功能。⑶

OC門(mén)的用途1)實(shí)現(xiàn)“線與”功能第四十七頁(yè)，共六十六頁(yè)，編輯于2023年，星期四F=F1F2F3?任一導(dǎo)通F=0VCCRLF1F2F3F(1)F1，F(xiàn)2，F(xiàn)3有低電平時(shí)第四十八頁(yè)，共六十六頁(yè)，編輯于2023年，星期四全部截止F=1F=F1F2F3?所以：F=F1F2F3VCCRLF1F2F3F(2)F1，F(xiàn)2，F(xiàn)3全部高電平時(shí)第四十九頁(yè)，共六十六頁(yè)，編輯于2023年，星期四問(wèn)題1.一般的TTL與非門(mén)能否線與？不能第五十頁(yè)，共六十六頁(yè)，編輯于2023年，星期四2)電平轉(zhuǎn)移功能TTL電平“1”→3.6V“0”→0.3V轉(zhuǎn)移電平“1”≈10V“0”≈0.3V&VCC2=10VF1FRLVCC1=5V第五十一頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⑷上拉電阻RL的確定RL的取值范圍根據(jù)其所帶負(fù)載而定。RL≤VCC-VOH(min)nIOH+

m’IIHVCC-VOL(max)IOL-mIIS≤（自看）第五十二頁(yè)，共六十六頁(yè)，編輯于2023年，星期四⒉三態(tài)門(mén)電路

通常數(shù)字邏輯是二值的，即僅0，1值，其所對(duì)應(yīng)電路的輸出電平是高、低兩種狀態(tài)。在實(shí)際電路中，還有一種輸出為高阻抗的狀態(tài)(既非高電平又非低電平的狀態(tài))，被稱之為第三狀態(tài)。于是數(shù)字電路的輸出就有：0、1和Z（高阻）的三種狀態(tài)。具有這種功能輸出的電路稱三態(tài)邏輯電路或稱三態(tài)門(mén)電路。第五十三頁(yè)，共六十六頁(yè)，編輯于2023年，星期四+5VFR4R2R1T2R5R3T3T4T1T5ABDE⑴電路E稱為控制端、使能端第五十四頁(yè)，共六十六頁(yè)，編輯于2023年，星期四1截止+5VFR4R2R1T2R5R3T3T4T1T5AB⑵原理E結(jié)論：E＝1時(shí)，電路具備自身邏輯功能E=1第五十五頁(yè)，共六十六頁(yè)，編輯于2023年，星期四截止截止高阻態(tài)+5VFR4R2R1T2R5R3T3T4T1T5AB⑵原理（續(xù)）E0導(dǎo)通結(jié)論：E＝0時(shí)，電路輸出為高阻狀態(tài)。F＝Z（高阻）1V1VE=0第五十六頁(yè)，共六十六頁(yè)，編輯于2023年，星期四功能表低電平起作用⑶符號(hào)高電平起作用功能表&ABF&ABF第五十七頁(yè)，共六十六頁(yè)，編輯于2023年，星期四

分時(shí)控制各個(gè)門(mén)的CS端，就可以讓各個(gè)門(mén)的輸出信號(hào)分別進(jìn)入總線。

同一時(shí)刻，只允許一個(gè)門(mén)進(jìn)入總線。其他門(mén)必須保持為高阻狀態(tài)⑷三態(tài)門(mén)用途００1……總線&A3B3CS3&A2B2CS2&A1B1CS1&A4B4