第四章內(nèi)嵌式邏輯分析儀的使用

第四章內(nèi)嵌式邏輯分析儀的使用第一頁，共四十四頁，編輯于2023年，星期五

§4.內(nèi)嵌式邏輯分析儀的使用

一、在FPGA平臺下測試與測量技術(shù)(Test&Measurement)第二頁，共四十四頁，編輯于2023年，星期五

測試與測量技術(shù)是信息產(chǎn)業(yè)的三大關(guān)鍵技術(shù)之一，隨著中國電子信息產(chǎn)業(yè)的飛速發(fā)展，測試測量技術(shù)及相關(guān)的儀器儀表已成為信息化帶動工業(yè)化的重要紐帶。就FPGA/CPLD來看，其規(guī)模越來越大，設(shè)計(jì)任務(wù)的復(fù)雜性也不斷提高，所以如何把握好產(chǎn)品的質(zhì)量就成為最為重要的部分。硬件測試是產(chǎn)品從研發(fā)走向生產(chǎn)的必經(jīng)階段，也是決定產(chǎn)品質(zhì)量的重要環(huán)節(jié)，如何將測試工作開展的更全面、更仔細(xì)、更專業(yè)完善也是眾多電子通信企業(yè)所追求的目標(biāo)?？蓽y性設(shè)計(jì)(DesignForTest,DFT)第三頁，共四十四頁，編輯于2023年，星期五二、硬件測試種類指標(biāo)測試功能測試容限測試容錯測試—FIT長時間驗(yàn)證測試可靠性數(shù)據(jù)預(yù)計(jì)一致性測試評估§4.內(nèi)嵌式邏輯分析儀的使用第四頁，共四十四頁，編輯于2023年，星期五

三、T&M方法①、傳統(tǒng)“探頭”方法：萬用表、示波器、邏輯分析儀、相位分析儀、…

§4.內(nèi)嵌式邏輯分析儀的使用第五頁，共四十四頁，編輯于2023年，星期五

四、T&M方法（1）1）缺少空余I/O引腳。設(shè)計(jì)中器件的選擇依據(jù)設(shè)計(jì)規(guī)模而定，通常所選器件的I/O引腳數(shù)目和設(shè)計(jì)的需求是恰好匹配的。2）I/O引腳難以引出。設(shè)計(jì)者為減小電路板的面積，大都采用細(xì)間距工藝技術(shù)，在不改變PCB板布線的情況下引出I/O引腳非常困難。3）外接邏輯分析儀有改變FPGA設(shè)計(jì)中信號原來狀態(tài)的可能，因此難以保證信號的正確性。4）傳統(tǒng)的邏輯分析儀價(jià)格昂貴，將會加重設(shè)計(jì)方的經(jīng)濟(jì)負(fù)擔(dān)。

①、傳統(tǒng)“探頭”方法：萬用表、示波器、邏輯分析儀、相位分析儀、…§3.內(nèi)嵌式邏輯分析儀的使用第六頁，共四十四頁，編輯于2023年，星期五②、基于JTAG的邊界掃描測試(BoardScanTest,BST)

20世紀(jì)80年代,聯(lián)合測試行動組(JointTestActionGroup,簡稱JTAG)起草了邊界掃描測試(BoundaryScanTesting,簡寫B(tài)ST)規(guī)范,后來在1990年被批準(zhǔn)為IEEE標(biāo)準(zhǔn)1149.121990規(guī)定,簡稱JTAG標(biāo)準(zhǔn)。兩大優(yōu)點(diǎn):方便芯片的故障定位,迅速準(zhǔn)確地測試兩個芯片管腳的連接是否可靠,提高測試檢驗(yàn)效率;具有JTAG接口的芯片,內(nèi)置一些預(yù)先定義好的功能模式,通過邊界掃描通道來使芯片處于某個特定的功能模式,以提高系統(tǒng)控制的靈活性和方便系統(tǒng)設(shè)計(jì)。4.T&M方法（2）第七頁，共四十四頁，編輯于2023年，星期五BST測試原理:

邊界掃描測試是通過在芯片的每個I/O腳附加一個邊界掃描單元(BSC,boundaryscancell)以及一些附加的測試控制邏輯實(shí)現(xiàn)的,BSC主要是由寄存器組成的。每個I/O管腳都有一個BSC,每個BSC有兩個數(shù)據(jù)通道:一個是測試數(shù)據(jù)通道,測試數(shù)據(jù)輸入TDI(testdatainput)、測試數(shù)據(jù)輸出TDO(testdata

output);另一個是正常數(shù)據(jù)通道,正常數(shù)據(jù)輸入NDI(normal

datainput)、正常數(shù)據(jù)輸出NDO(normaldataoutput)。如圖所示。4.T&M方法（2）第八頁，共四十四頁，編輯于2023年，星期五③.基于JTAG的內(nèi)部邏輯測試

CPLD/FPGA設(shè)計(jì)中，在可編程邏輯器件芯片中嵌入某種功能模塊，與EDA工具軟件相配合提供一種嵌入式的邏輯分析儀，幫助測試工程師發(fā)現(xiàn)系統(tǒng)設(shè)計(jì)內(nèi)部的邏輯問題。Altera的SignalTapIIXilinx的ChipScopePro4.T&M方法（3）第九頁，共四十四頁，編輯于2023年，星期五④.

混合測試技術(shù)

一些FPGA廠商已開始與傳統(tǒng)邏輯分析儀廠商聯(lián)合開發(fā)組合技術(shù)(見圖3)。例如Agilent

和Xilinx最近聯(lián)合為Xilinx的ChipScope開發(fā)2M狀態(tài)深存儲器。這一解決方案把內(nèi)部邏輯分析內(nèi)核用于觸發(fā)。在滿足內(nèi)核的觸發(fā)條件時，內(nèi)核把信號信息從經(jīng)路由的結(jié)點(diǎn)傳送到內(nèi)核，再送到引腳。引腳通過mictor連接器接到一個小的外部跟蹤核。該解決方案融入了TDM復(fù)用，以減少調(diào)試專用引腳數(shù)。根據(jù)內(nèi)部電路的速度，復(fù)用壓縮可能是1:1，2:1或4:1。由于跡線未在內(nèi)部保存，因此IP內(nèi)核要小于帶跡線存儲器的邏輯分析IP。圖3:混合內(nèi)部和傳統(tǒng)邏輯分析的第一個例子是Agilent和Xilinx聯(lián)合為ChipScopePro開發(fā)的深存儲器，通過TDM復(fù)用能把引腳數(shù)減到最少。第十頁，共四十四頁，編輯于2023年，星期五五、嵌入式邏輯分析儀三項(xiàng)主要優(yōu)點(diǎn)：1.它們的使用不增加引腳?？赏ㄟ^FPGA上已有的專門JTAG引腳訪問，即使沒有其它可用引腳，這種調(diào)試方法也能得到內(nèi)部可視能力。2.簡單的探測。探測包括把結(jié)點(diǎn)路由到內(nèi)部邏輯分析儀的輸入，不需要擔(dān)心為得到有效信息，應(yīng)如何連接到電路板上，也不存在信號完整性問題。3.內(nèi)核是便宜的。FPGA廠商把他們的業(yè)務(wù)模型建立于用芯片所獲取價(jià)值的基礎(chǔ)上，注：內(nèi)核包含觸發(fā)電路，以及用于設(shè)置測量和內(nèi)部RAM，以保存數(shù)據(jù)的資源?！?.內(nèi)嵌式邏輯分析儀的使用第十一頁，共四十四頁，編輯于2023年，星期五三項(xiàng)主要缺點(diǎn)：1．內(nèi)核的尺寸限制了FPGA中邏輯資源的利用。此外由于波形數(shù)據(jù)占用FPGA內(nèi)部存儲器，使信號采樣的數(shù)據(jù)量有限。2.設(shè)計(jì)工程師必須放棄把內(nèi)部存儲器用于調(diào)試，存儲器的利用取決于系統(tǒng)的設(shè)計(jì)。3.內(nèi)部邏輯分析儀只工作于狀態(tài)模式。它們捕獲的數(shù)據(jù)與規(guī)定的時鐘同步，而不能提供信號定時關(guān)系。五、嵌入式邏輯分析儀第十二頁，共四十四頁，編輯于2023年，星期五數(shù)據(jù)捕獲分為兩類：異步捕獲獲取信號的時間信息。在這個模式中，邏輯分析儀內(nèi)部時鐘用于數(shù)據(jù)取樣，取樣速度越快，測量分辨率越高。在目標(biāo)設(shè)備與分析儀捕獲的數(shù)據(jù)之間,沒有固定的時間關(guān)系。當(dāng)SUT信號間的時間關(guān)系成為主要考慮因素時，通常使用這種捕獲模式。五、嵌入式邏輯分析儀注：SUT為待測系統(tǒng)第十三頁，共四十四頁，編輯于2023年，星期五同步捕獲用于獲取SUT“狀態(tài)”。一個源自SUT的信號確定了取樣點(diǎn)（何時、間隔多久一次）。用于為捕獲確定時間的信號可以是系統(tǒng)時鐘、總線控制信號或一個引發(fā)SUT改變狀態(tài)的信號。數(shù)據(jù)在活動邊緣取樣，代表邏輯信號穩(wěn)定時SUT所處的狀態(tài)。當(dāng)且僅當(dāng)所選信號有效時，邏輯分析儀才能夠完成取樣操作。此時，不考慮兩個時鐘事件之間所發(fā)生的操作。五、嵌入式邏輯分析儀第十四頁，共四十四頁，編輯于2023年，星期五六、SignalTapII的主要功能

SignalTap?II邏輯分析儀是第二代系統(tǒng)級調(diào)試工具，能夠獲取、顯示可編程片上系統(tǒng)（SOPC）的實(shí)時信號，幫助工程師在其系統(tǒng)設(shè)計(jì)中觀察硬件和軟件的交互作用。下圖是SignalTapII嵌入式邏輯分析儀的組成。SignalTapII嵌入式邏輯分析儀不需要對用戶設(shè)計(jì)文件進(jìn)行任何的外部探測或者修改，就可以得到內(nèi)部節(jié)點(diǎn)或者I/O引腳的狀態(tài)。第十五頁，共四十四頁，編輯于2023年，星期五每個器件上可由多個邏輯分析儀；單個JTAG鏈上多個器件的邏輯分析儀；每個分析儀具有10個基本或高級觸發(fā)級別；靈活的緩沖獲得模式捕獲周期事件；分段緩沖獲得模式；每個器件上最多1,024個通道；每個通道上最大128K采樣；時鐘支持超過200MHz；無需重新編譯，即可增加節(jié)點(diǎn)，更改信號選擇或改變觸發(fā)條件；助記和基數(shù)表；多總線顯示格式；多文件格式輸出數(shù)據(jù)。六、SignalTapII主要功能第十六頁，共四十四頁，編輯于2023年，星期五每個器件上的多個邏輯分析儀--SignalTapII邏輯分析儀在每個器件中支持邏輯分析儀IP函數(shù)的多個實(shí)例。此特性實(shí)現(xiàn)了器件中每個時鐘域上單獨(dú)且唯一的嵌入式邏輯分析儀功能。--實(shí)例管理器對話框識別出設(shè)計(jì)中等待測試的所有驗(yàn)證過的邏輯分析儀，他們可以用來捕獲并存儲數(shù)據(jù)。該對話框還可以對用來生成每個分析儀的資源進(jìn)行估算。六、SignalTapII主要功能（1）第十七頁，共四十四頁，編輯于2023年，星期五六、SignalTapII主要功能（2）每個分析儀具有10個基本或高級觸發(fā)級別第十八頁，共四十四頁，編輯于2023年，星期五基本觸發(fā)功能使用基本觸發(fā)條件，可以對給定的信號或者總線指定數(shù)值，而不必關(guān)心其上升沿、下降沿，電平的高低或任何一個邊沿條件。高級觸發(fā)功能設(shè)計(jì)人員使用高級觸發(fā)功能提供的圖形界面，可以輕松的生成用戶定義的觸發(fā)邏輯，對總線狀態(tài)和單個信號進(jìn)行比較；此功能實(shí)現(xiàn)了更高的精度以及問題解決能力。六、SignalTapII主要功能（3）第十九頁，共四十四頁，編輯于2023年，星期五靈活的緩沖獲得模式

SignalTapII邏輯分析儀對環(huán)形緩沖模式支持4個觸發(fā)位置；這樣，當(dāng)觸發(fā)條件滿足后，用戶可以更多的控制應(yīng)該捕獲并顯示什么樣的數(shù)據(jù)。4個觸發(fā)位置為：前┉┉“前”觸發(fā)位置向軟件表明，在達(dá)到觸發(fā)條件前，保存所發(fā)生采樣的12％，達(dá)到觸發(fā)條件后，再保存采樣的88％。中┉┉“中”觸發(fā)位置向軟件表明，在達(dá)到觸發(fā)條件前，保存所發(fā)生采樣的50％，達(dá)到觸發(fā)條件后，再保存采樣的50％。后┉┉“后”觸發(fā)位置向軟件表明，在達(dá)到觸發(fā)條件前，保存所發(fā)生采樣的88％，達(dá)到觸發(fā)條件后，再保存采樣的12％。連續(xù)┉┉“連續(xù)”觸發(fā)位置向軟件表明，以環(huán)形緩沖的方式進(jìn)行連續(xù)采樣保存，直到用戶中斷為止。六、SignalTapII主要功能（4）第二十頁，共四十四頁，編輯于2023年，星期五分段緩沖獲得模式捕獲周期事件用戶使用此模式，可以將緩沖獲得存儲器進(jìn)行分段處理,這樣就可以多次捕獲同一個事件,而不浪費(fèi)儲存器資源。此功能特別適用于捕獲周期事件。六.SignalTapII主要功能（5）第二十一頁，共四十四頁，編輯于2023年，星期五每個器件上最多1,024個通道一個專用設(shè)計(jì)中所能夠支持的通道數(shù)量，很大程度上取決于可以使用的器件資源（如邏輯單元（LE）和RAM）。SignalTapII邏輯分析儀可以管理來自每個器件上一個或多個邏輯分析儀宏函數(shù)的1,024個通道。每個通道上最大128K采樣可以儲存在Altera?器件嵌入式儲存器中的采樣數(shù)量取決于器件中的剩余存儲器資源，這些資源在設(shè)計(jì)測試中沒有使用。SignalTapII邏輯分析儀可以單獨(dú)支持每通道128K采樣。時鐘支持超過200MHz許多含有FPGA的復(fù)雜數(shù)字系統(tǒng)具有速率超過200MHz的時鐘。如果要支持超過200MHz的時鐘頻率，設(shè)計(jì)人員可以以系統(tǒng)速率對數(shù)據(jù)進(jìn)行采樣。六、SignalTapII主要功能（6）第二十二頁，共四十四頁，編輯于2023年，星期五助記和基數(shù)表

當(dāng)需要處理許多信號時，所捕獲的信號易讀、易懂是非常重要的。SignalTapII軟件同時具有助記功能（名稱同比特圖樣相聯(lián)系）和可選擇基數(shù)表功能（二進(jìn)制、八進(jìn)制、十六進(jìn)制、無符號、符號以及二元補(bǔ)碼等）。助記功能可以同數(shù)據(jù)波形視圖中的一組信號相關(guān)聯(lián)。助記表可以根據(jù)信號組中比特的數(shù)量進(jìn)行定義。如果相同比特長度定義了多個助記表，用戶可以指定特定的信號組應(yīng)采用哪個表。用戶可以從一個SignalTapII文件輸入助記表到另一個文件中。多總線顯示格式另一個使所捕獲的數(shù)據(jù)更加易懂的方式是以用戶指定的格式識別和顯示總線。SignalTapII嵌入式邏輯分析儀能夠以等價(jià)的十六進(jìn)制，無符號十進(jìn)制，二元補(bǔ)碼形式的符號十進(jìn)制，符號大小表示法表示的符號十進(jìn)制、八進(jìn)制、二進(jìn)制、8比特ASCII等格式來顯示總線。用戶還可以選擇條形圖或者線性圖表示總線時間關(guān)系。六、SignalTapII主要功能（7）第二十三頁，共四十四頁，編輯于2023年，星期五多文件格式輸出數(shù)據(jù)SignalTapII嵌入式邏輯分析儀可以采用矢量波形(.vwf)、矢量表(.tbl)、矢量文件(.vec)、逗號分割數(shù)據(jù)(.csv)和Verilog數(shù)值更改轉(zhuǎn)存(.vcd)文件格式輸出所捕獲的數(shù)據(jù)。這些文件格式可以被第三方驗(yàn)證工具讀入，顯示和分析SignalTapII嵌入式邏輯分析儀所捕獲的數(shù)據(jù)。六、SignalTapII主要功能（8）第二十四頁，共四十四頁，編輯于2023年，星期五七、使用SignalTapII的一般流程1、新建STP文件；2、配置文件中相關(guān)的測試參數(shù)；3、將STP文件同原有的設(shè)計(jì)下載到FPGA中；4、在SignalTapII窗口下查看邏輯分析儀捕獲結(jié)果。5、捕獲結(jié)果的顯示、分析等等。

SignalTapII可將數(shù)據(jù)通過多余的I/O引腳輸出，以供外設(shè)的邏輯分析器使用；或輸出為csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用。第二十五頁，共四十四頁，編輯于2023年，星期五⑴．設(shè)置采樣時鐘：采樣時鐘決定了顯示信號波形的分辨率，它的頻率要大于被測信號的最高頻率，否則無法正確反映被測信號波形的變化。SignalTapII在時鐘上升沿將被測信號存儲到緩存。⑵．設(shè)置被測信號：可以使用NodeFinder中的SignalTapII濾波器查找所有預(yù)綜合和布局布線后的SignalTapII節(jié)點(diǎn)，添加要觀察的信號。邏輯分析器不可測試的信號包括：邏輯單元的進(jìn)位信號、PLL的時鐘輸出、JTAG引腳信號、LVDS（低壓差分）信號。⑶．配置采樣深度、確定RAM的大小：SignalTapII所能顯示的被測信號波形的時間長度為Tx，計(jì)算公式如下：Tx=N*Ts(N為緩存中存儲的采樣點(diǎn)數(shù)，Ts為采樣時鐘的周期)八、測試參數(shù)的配置（1）第二十六頁，共四十四頁，編輯于2023年，星期五

⑷．設(shè)置緩沖獲得模式:

(bufferacquisition

mode)包括循環(huán)采樣存儲、連續(xù)存儲兩種模式。循環(huán)采樣存儲也就是分段存儲，將整個緩存分成多個片段(segment)，每當(dāng)觸發(fā)條件滿足時就捕獲一段數(shù)據(jù)。該功能可以去掉無關(guān)的數(shù)據(jù)，使采樣緩存的使用更加靈活。

⑸．觸發(fā)級別:

SignalTapII支持多觸發(fā)級的觸發(fā)方式，最多可支持10級觸發(fā)。

⑹．觸發(fā)條件:

可以設(shè)定復(fù)雜的觸發(fā)條件用來捕獲相應(yīng)的數(shù)據(jù)，以協(xié)助調(diào)試設(shè)計(jì)。當(dāng)觸發(fā)條件滿足時，在SignalTapII時鐘的上升沿采樣被測信號。八、測試參數(shù)的配置（2）第二十七頁，共四十四頁，編輯于2023年，星期五九、SignalTapII使用實(shí)例：CIDE_C5實(shí)驗(yàn)并行高速AD和高速DAC第二十八頁，共四十四頁，編輯于2023年，星期五九、SignalTapII使用實(shí)例

一般設(shè)計(jì)步驟：完成工程設(shè)計(jì)管腳定義編譯檢查SignalTapⅡ設(shè)置綜合編譯下載工程運(yùn)行SignalTapⅡ第二十九頁，共四十四頁，編輯于2023年，星期五九、SignalTapII使用實(shí)例

(一)、完成工程設(shè)計(jì)第三十頁，共四十四頁，編輯于2023年，星期五九、SignalTapII使用實(shí)例

(二)、管腳定義注：沒有定義管腳的信號，在SignalTapⅡ中是不能被觀測的。第三十一頁，共四十四頁，編輯于2023年，星期五九、SignalTapII使用實(shí)例

(三)、編譯檢查第三十二頁，共四十四頁，編輯于2023年，星期五九、SignalTapII使用實(shí)例

(四)、SignalTapⅡ設(shè)置1:新建SignalTapⅡ文件第三十三頁，共四十四頁，編輯于2023年，星期五九、SignalTapII使用實(shí)例

(四)、SignalTapⅡ設(shè)置(2)2.添加和更改邏輯分析儀第三十四頁，共四十四頁，編輯于2023年，星期五九、SignalTapII使用實(shí)例

(四)、SignalTapⅡ設(shè)置(3)3、設(shè)置硬件連接第三十五頁，共四十四頁，編輯于2023年，星期五九、SignalTapII使用實(shí)例

(四)、SignalTapⅡ設(shè)置(4)

4.選擇待測信號第三十六頁，共四十四頁，編輯