數(shù)字邏輯電路的設(shè)計

數(shù)字邏輯電路的設(shè)計第1頁，課件共28頁，創(chuàng)作于2023年2月

使用對象：專用集成電路ASIC的芯片設(shè)計研發(fā)人員廣大的電子線路設(shè)計人員

電子設(shè)計自動化EDA（ElectronicDesignAutomation）技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，通過硬件描述語言設(shè)計，EDA軟件編譯、仿真，最終下載到設(shè)計載體中，從而完成系統(tǒng)電路設(shè)計任務(wù)的新一代設(shè)計技術(shù)。第2頁，課件共28頁，創(chuàng)作于2023年2月6.1.1、EDA技術(shù)的發(fā)展及技術(shù)特色EDA技術(shù)與計算機、集成電路、電子系統(tǒng)設(shè)計的發(fā)展密切相關(guān)，匯集了計算機科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計算機作為工作平臺，開發(fā)出來的一整套電子設(shè)計系統(tǒng)軟件。EDA技術(shù)經(jīng)歷了三個發(fā)展階段。20世紀(jì)70年代的計算機輔助設(shè)計（CAD）階段。20世紀(jì)80年代的計算機輔助工程設(shè)計（CAED）階段。20世紀(jì)90年代電子系統(tǒng)設(shè)計自動化（EDA）階段。第3頁，課件共28頁，創(chuàng)作于2023年2月在這個階段分別開發(fā)了一個個獨立的軟件工具，主要有電路原理圖繪制、PCB（印刷電路板）圖繪制、電路模擬、邏輯模擬等。它們利用計算機的圖形編輯、分析和計算等能力，協(xié)助工程師設(shè)計電子線路，使設(shè)計人員從大量繁瑣、重復(fù)計算和繪圖工作中解脫出來。但總體來看自動化程度低，需要人工干預(yù)整個設(shè)計過程。美國Accel公司開發(fā)的Tango布線軟件就是最具代表性的產(chǎn)品。20世紀(jì)70年代的計算機輔助設(shè)計（CAD）階段第4頁，課件共28頁，創(chuàng)作于2023年2月這一階段的EDA工具以邏輯模擬、定時分析、故障仿真、自動布局和布線為核心，重點解決電路設(shè)計完成之前的功能測試問題，代替了設(shè)計師的部分工作，利用這些工具，設(shè)計師能在產(chǎn)品制造之前預(yù)知產(chǎn)品的功能與性能。我們所熟悉的orCAD和Protel早期的版本是這一階段中兩種典型的設(shè)計工具。但是大部分從原理圖出發(fā)的EDA工具仍然不能適應(yīng)復(fù)雜電子系統(tǒng)的設(shè)計要求，而具體化的元件圖形制約著優(yōu)化設(shè)計。20世紀(jì)80年代的計算機輔助工程設(shè)計(CAED)階段第5頁，課件共28頁，創(chuàng)作于2023年2月20世紀(jì)90年代，設(shè)計師逐步從使用硬件轉(zhuǎn)向設(shè)計硬件，從單個電子產(chǎn)品的開發(fā)轉(zhuǎn)向系統(tǒng)級的電子產(chǎn)品開發(fā)SOC（SystemonaChip,即片上系統(tǒng)集成）。EDA工具是以系統(tǒng)級設(shè)計為核心，包括系統(tǒng)行為級描述與結(jié)構(gòu)綜合、系統(tǒng)仿真與測試驗證、系統(tǒng)劃分與指標(biāo)分配、系統(tǒng)決策與文件生成等一整套的電子系統(tǒng)設(shè)計自動化工具。這時的EDA工具不僅具有電子系統(tǒng)設(shè)計的能力，而且還能提供獨立于工藝和廠家的系統(tǒng)級設(shè)計，具有高級抽象的設(shè)計構(gòu)思手段。具備上述功能的EDA軟件，可以使得電子工程師在不熟悉半導(dǎo)體工藝的情況下，完成電子系統(tǒng)的設(shè)計。20世紀(jì)90年代電子系統(tǒng)設(shè)計自動化(EDA)階段第6頁，課件共28頁，創(chuàng)作于2023年2月6.1.2EDA技術(shù)的內(nèi)容三部分大規(guī)?？删幊踢壿嬈骷布枋稣Z言EDA開發(fā)軟件第7頁，課件共28頁，創(chuàng)作于2023年2月一、可編程邏輯器件集成電路專用集成電路

(ASIC)通用集成電路：TTL系列、CMOS系列、存儲器、MCU掩膜ASIC可編程ASIC簡單可編程器件（PAL、GAL）復(fù)雜可編程器件（CPLD）現(xiàn)場可編程門陣列（FPGA）第8頁，課件共28頁，創(chuàng)作于2023年2月ASIC(ApplicationSpecificIntegratedCircuits)直譯為“專用集成電路”，ASIC在構(gòu)成電子系統(tǒng)時具有以下幾個方面的優(yōu)越性：

提高了產(chǎn)品的可靠性。用ASIC芯片進(jìn)行系統(tǒng)集成后，外部連線減少，為調(diào)試和維修帶來極大的方便，系統(tǒng)可靠性明顯提高。

易于獲得高性能。ASIC針對專門的用途而特別設(shè)計，它是系統(tǒng)設(shè)計、電路設(shè)計和工藝設(shè)計的緊密結(jié)合，這種一體化的設(shè)計有利于得到前所未有的高性能系統(tǒng)。

可增強產(chǎn)品的保密性和競爭力。電子產(chǎn)品中的ASIC芯片對用戶來說相當(dāng)于一個“黑盒子”。

在大批量應(yīng)用時，可顯著降低產(chǎn)品的綜合成本。用ASIC來設(shè)計和生產(chǎn)產(chǎn)品大幅度減少了印刷電路板面積及其他元器件數(shù)量，降低了裝配調(diào)試費用。

提高了產(chǎn)品的工作速度。

縮小了體積，減輕了重量，降低了功耗。第9頁，課件共28頁，創(chuàng)作于2023年2月可編程ASIC的優(yōu)點（與掩膜ASIC相比）：1．縮短了研制周期可編程ASIC可以按一定的規(guī)格型號像通用器件一樣在市場上買到。由于采用先進(jìn)的EDA，可編程ASIC的設(shè)計與編程均十分方便和有效，整個設(shè)計通常只需幾天便可完成，縮短了產(chǎn)品研制周期，有利于產(chǎn)品的快速上市。2．降低了設(shè)計成本制作掩膜ASIC的前期投資費用較高，只有在生產(chǎn)批量很大的情況下才有價值。這種設(shè)計方法還需承擔(dān)很大的風(fēng)險，因為一旦設(shè)計中有錯誤或設(shè)計不完善，則全套掩膜便不能再用。采用可編程ASIC為降低投資風(fēng)險提供了合理的選擇途徑，它不需掩膜制作費用，比直接設(shè)計掩膜ASIC費用小、成功率高。3．提高了設(shè)計靈活性可編程ASIC是一種由用戶編程實現(xiàn)芯片功能的器件，與由工廠編程的掩膜ASIC相比，它具有更好的設(shè)計靈活性。第10頁，課件共28頁，創(chuàng)作于2023年2月

ABEL語言

VHDL語言

VerilogHDL語言6.4硬件描述語言（HDL）VHDL和Verilog-HDL語言先后成為IEEE標(biāo)準(zhǔn)IEEE(InstituteofElectricalandElectronicsEngineers)

美國電氣及電子工程師學(xué)會第11頁，課件共28頁，創(chuàng)作于2023年2月ABEL硬件描述語言

ABEL-HDL是美國DATAI/O公司開發(fā)的硬件描述語言。支持布爾方程、真值表、狀態(tài)圖等邏輯表達(dá)方式，能準(zhǔn)確地表達(dá)計數(shù)器、譯碼器等的邏輯功能。由于ABEL是在早期的簡單可編程邏輯器件(如GAL)的基礎(chǔ)上發(fā)展而來的，因此進(jìn)行較復(fù)雜的邏輯設(shè)計時，ABEL-HDL與VHDL、Verilog-HDL這些從集成電路發(fā)展起來的HDL相比稍顯遜色。

ABEL-HDL語言的開發(fā)工具很多，有DOS版的ABEL4.0(目前主要用于GAL的開發(fā))、Lattice的ispLever、Xilinx的Foundation等軟件第12頁，課件共28頁，創(chuàng)作于2023年2月ABEL硬件描述語言MODULEA01A,B,C,D PIN;E PINISTYPE'COM';EQUATIONSE=!(A&B#C&D);END第13頁，課件共28頁，創(chuàng)作于2023年2月Verilog-HDL硬件描述語言

Verilog-HDL是在1983年由GDA(GatewayDesignAutomation)公司的PhilMoorby首創(chuàng)的。

Verilog-HDL是專門為ASIC設(shè)計而開發(fā)的，本身即適合ASIC設(shè)計。在亞微米和深亞微米ASIC已成為電子設(shè)計主流的今天，Verilog-HDL的發(fā)展前景是非常遠(yuǎn)大的。Verilog-HDL較為適合算法級(Algorithm)、寄存器傳輸級(RTL)、邏輯級(Logic)和門級(Gate)設(shè)計，而對于特大型的系統(tǒng)級設(shè)計，則VHDL更為適合。第14頁，課件共28頁，創(chuàng)作于2023年2月moduleAOI(A,B,C,D,E);//模塊名為AOI

inputA,B,C,D; //定義模塊的輸入端口A，B，C，D outputE; //定義模塊的輸出端口E assignE=~((A&B)|(C&D)); //模塊內(nèi)的邏輯描述endmoduleVerilog-HDL硬件描述語言第15頁，課件共28頁，創(chuàng)作于2023年2月VHDL硬件描述語言

VHDL(VeryHighSpeedIntegratedCircuitsHardwareDescriptionLanguage，超高速集成電路硬件描述語言)是美國國防部于20世紀(jì)80年代后期出于軍事工業(yè)的需要開發(fā)的。

VHDL語言涵蓋面廣，抽象描述能力強，支持硬件的設(shè)計、驗證、綜合與測試。各種硬件描述語言中，VHDL的抽象描述能力最強，因此運用VHDL進(jìn)行復(fù)雜電路設(shè)計時，往往采用自頂向下分層設(shè)計的方法。首先從系統(tǒng)級功能設(shè)計開始，對系統(tǒng)的高層模塊進(jìn)行行為與功能描述并進(jìn)行高層次的功能仿真，然后從高層模塊開始往下逐級細(xì)化描述。第16頁，課件共28頁，創(chuàng)作于2023年2月ENTITYA01IS PORT(A,B,C,D :INBIT; E :OUTBIT);ENDA01;ARCHITECTUREaOFA01ISBEGIN E<=NOT((AANDB)OR(CANDD));ENDa;VHDL硬件描述語言第17頁，課件共28頁，創(chuàng)作于2023年2月VHDL和Verilog-HDL的比較

VHDL語言是一種高級描述語言，適用于電路高級建模，綜合的效率和效果都比較好。Verilog語言是一種較低級的描述語言，最適于描述門級電路，易于控制電路資源。第18頁，課件共28頁，創(chuàng)作于2023年2月學(xué)習(xí)HDL的幾點重要提示

1.了解HDL的可綜合性問題：

HDL有兩種用途：系統(tǒng)仿真和硬件實現(xiàn)。如果程序只用于仿真，那么幾乎所有的語法和編程方法都可以使用。但如果我們的程序是用于硬件實現(xiàn)（例如：用于FPGA設(shè)計），那么我們就必須保證程序“可綜合”（程序的功能可以用硬件電路實現(xiàn)）。不可綜合的HDL語句在軟件綜合時將被忽略或者報錯。我們應(yīng)當(dāng)牢記一點：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件實現(xiàn)?！钡?9頁，課件共28頁，創(chuàng)作于2023年2月2.用硬件電路設(shè)計思想來編寫HDL:

學(xué)好HDL的關(guān)鍵是充分理解HDL語句和硬件電路的關(guān)系。編寫HDL，就是在描述一個電路，我們寫完一段程序以后，應(yīng)當(dāng)對生成的電路有一些大體上的了解，而不能用純軟件的設(shè)計思路來編寫硬件描述語言。要做到這一點，需要我們多實踐，多思考，多總結(jié)。

第20頁，課件共28頁，創(chuàng)作于2023年2月3.語法掌握貴在精，不在多

30%的基本HDL語句就可以完成95%以上的電路設(shè)計，很多生僻的語句并不能被所有的綜合軟件所支持，在程序移植或者更換軟件平臺時，容易產(chǎn)生兼容性問題，也不利于其他人閱讀和修改。建議多用心鉆研常用語句，理解這些語句的硬件含義，這比多掌握幾個新語法要有用的多。

第21頁，課件共28頁，創(chuàng)作于2023年2月HDL與原理圖輸入法的關(guān)系

HDL和傳統(tǒng)的原理圖輸入方法的關(guān)系就好比是高級語言和匯編語言的關(guān)系。HDL的可移植性好，使用方便，但效率不如原理圖；原理圖輸入的可控性好，效率高，比較直觀，但設(shè)計大規(guī)模CPLD/FPGA時顯得很煩瑣，移植性差。在真正的PLD/FPGA設(shè)計中，通常建議采用原理圖和HDL結(jié)合的方法來設(shè)計，適合用原理圖的地方就用原理圖，適合用HDL的地方就用HDL，并沒有強制的規(guī)定。在最短的時間內(nèi)，用自己最熟悉的工具設(shè)計出高效，穩(wěn)定，符合設(shè)計要求的電路才是我們的最終目的。第22頁，課件共28頁，創(chuàng)作于2023年2月HDL開發(fā)流程

用VHDL/VerilogHD語言開發(fā)PLD/FPGA的完整流程為：

1.文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件

第23頁，課件共28頁，創(chuàng)作于2023年2月2.功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確.3.邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式和信號的連接關(guān)系。邏輯綜合軟件會生成.edf（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。第24頁，課件共28頁，創(chuàng)作于2023年2月4.布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計好的邏輯安放到PLD/FPGA內(nèi)

5.時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。（也叫后仿真）

6.編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中第25頁，課件共28頁，創(chuàng)作于2023年2月

Lattice公司：ispLEVERXilinx公司:Foundatio