數(shù)字電子技術(shù)基礎(chǔ)簡明教程課件第3章組合邏輯電路

肖合九教授數(shù)字電子技術(shù)基礎(chǔ)簡明教程

1第3章

組合邏輯電路

2第3章組合邏輯電路

概述3.1組合電路的基本分析方法和設(shè)計方法3.2

加法器和數(shù)值比較器3.3編碼器和譯碼器3.4數(shù)據(jù)選擇器和分配器3.5用中規(guī)模集成電路實現(xiàn)組合邏輯函數(shù)3.6只讀存儲器3.7組合電路中的競爭冒險3

一、組合邏輯電路的特點邏輯功能的特點：任意時刻的穩(wěn)定輸出僅僅取決于當(dāng)時的輸入信號，而與電路原來的狀態(tài)無關(guān)。組合邏輯電路的一般結(jié)構(gòu)如圖所示。組合邏輯電路的概述電路結(jié)構(gòu)的特點：1、由門電路組合而成，不包含任何記憶元件；2、信號是單向傳輸?shù)?，不存在輸出到輸入的反饋回路。組合邏輯電路I輸入I0In-1I1Y0Ym-1Y1Y輸出Y0=F0(I0,I1,…,In-1)Y1=F1(I0,I1,…,In-1)…Ym-1=Fm-1(I0,I1,…,In-1)數(shù)字邏輯電路分為組合邏輯電路和時序邏輯電路4

二、組合電路邏輯功能的表示方法用來表示邏輯函數(shù)的幾種方法——邏輯圖、真值表、卡諾圖、邏輯表達(dá)式及時間圖等，都可以用來表示組合電路的邏輯功能。三、組合邏輯電路的分類1、按照邏輯功能特點不同劃分：加法器、比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和分配器、只讀存儲器等。2、按照使用基本開關(guān)元件不同劃分：CMOS、TTL等。3、按照集成度不同劃分：SSI（SmallScaleIC，小規(guī)模集成電路

）、MSI（MediumScaleIC，中規(guī)模集成電路

）、LSI（LargeScaleIC，大規(guī)模集成電路

）、VLSI（VeryLargeScaleIC，超大規(guī)模集成電路

）等。5

3.1組合電路的基本分析方法和設(shè)計方法

一、分析方法①根據(jù)給定的邏輯圖寫出輸出函數(shù)的邏輯表達(dá)式。②化簡邏輯表達(dá)式，求出輸出函數(shù)的最簡與或表達(dá)式。③列出輸出函數(shù)的真值表。④描述電路的邏輯功能。所謂組合邏輯電路的分析，就是根據(jù)給定的邏輯電路圖，求出電路的邏輯功能。

3.1.1組合電路的基本分析方法給定組合邏輯電路寫輸出邏輯表達(dá)式化簡分析其功能列出真值表分析其功能6二、分析舉例解：⑴、根據(jù)邏輯圖寫輸出邏輯表達(dá)式并化簡例1：組合邏輯電路如圖，試分析其邏輯功能。⑵、根據(jù)邏輯表達(dá)式列真值表⑶、由真值表分析邏輯功能當(dāng)AB相同時，輸出為0當(dāng)AB相異時，輸出為1異或功能。&&&&YAB011000011011YA

B7解：⑴、根據(jù)邏輯圖寫輸出邏輯表達(dá)式例2：組合邏輯電路如圖，試分析其邏輯功能。Y3≥1≥111ABCYY1Y2≥1⑵、化簡邏輯表達(dá)式

電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為與非運算的關(guān)系。⑶、電路的邏輯功能8

例3：試分析下圖所示電路的邏輯功能，圖中輸入信號A、B、C、D是一組4位二進(jìn)制代碼。

解：⑴寫輸出函數(shù)Y的邏輯表達(dá)式

⑵進(jìn)行化簡&&&&ABW&&&&CX&&&&DY9

解：⑶列真值表如右表所示。

⑷功能說明由右表所示真值表可以明顯看出，如3.1.1所示邏輯圖是一檢奇電路，即當(dāng)輸入4位二進(jìn)制代碼A、B、C、D的取值中，1的個數(shù)為奇數(shù)時輸出Y為1，反之，為偶數(shù)時輸出Y為0。01101001100101100000000100100011010001010110011110001001101010111100110111101111YABCD10例4：試分析圖示電路的邏輯功能。解：第一步：由邏輯圖可以寫輸出F的邏輯表達(dá)式為：11第二步：原式可變換為第四步：確定電路的邏輯功能。由真值表可知，三個變量輸入Ａ，Ｂ，Ｃ，只有兩個及兩個以上變量取值為1時，輸出才為1?？梢婋娐房蓪崿F(xiàn)多數(shù)表決邏輯功能。第三步：列出真值表如表所示。ABCF0000010000100111100010111101111112

3.1.2組合電路的基本設(shè)計方法

一、設(shè)計方法根據(jù)要求，設(shè)計出適合需要的組合邏輯電路應(yīng)該遵循的基本步驟，可以大致歸納如下：

1、進(jìn)行邏輯抽象①分析設(shè)計要求，確定輸入、輸出信號及它們之間的因果關(guān)系。②設(shè)定變量，即用英文字母表示有關(guān)輸入、輸出信號，表示輸入信號者稱為輸入變量，有時也簡稱為變量，表示輸出信號者稱為輸出變量，有時也稱為輸出函數(shù)或簡稱函數(shù)。組合邏輯功輯電路的設(shè)計是根據(jù)給定的實際邏輯問題，求出實現(xiàn)其邏輯功能的邏輯電路。13③狀態(tài)賦值，即用0和1表示信號的有關(guān)狀態(tài)。④列真值表。根據(jù)因果關(guān)系，把變量的各種取值和相應(yīng)的函數(shù)值，以表格形式一一列出，而變量取值順序則常按二進(jìn)制數(shù)遞增排列，也可按循環(huán)碼排列。

2、進(jìn)行化簡①輸入變量比較少時，可以用卡諾圖化簡。②輸入變量比較多用卡諾圖化簡不方便時，可以用公式法化簡。

3、畫邏輯圖①變換最簡與或表達(dá)式，求出所需要的最簡式。②根據(jù)最簡式畫出邏輯圖。14

二、設(shè)計舉例

例1：試設(shè)計一個三人多數(shù)表決電路，要求提案通過時輸出為1，否則為0。

解：分析：“多數(shù)表決電路”是按照少數(shù)服從多數(shù)的原則對某項決議進(jìn)行表決，確定是否通過。

令邏輯變量A、B、C——分別代表參加表決的3個成員，并約定邏輯變量取值為0表示反對，取值為1表示贊成；

邏輯函數(shù)Y——表示表決結(jié)果。Y取值為0表示決議被否定，Y取值為1表示決議通過。按照少數(shù)服從多數(shù)的原則可知，函數(shù)和變量的關(guān)系是：當(dāng)3個變量A、B、C中有2個或2個以上取值為1時，函數(shù)Y的值為1，其他情況下函數(shù)Y的值為0。151、列真值表2、由真值表可寫出：Y(A,B,C)=∑m(3,5,6,7)11100001BC0001111001AY3、填卡諾圖化簡邏輯函數(shù)00010111000001010011100101110111YABC

4、輸出函數(shù)式Y(jié)=AB+BC+AC5、用與門、或門設(shè)計電路6、用與非門設(shè)計電路

思考：若只用二輸入與非門設(shè)計電路，如何畫邏輯圖？提示：的形式畫邏輯圖。將函數(shù)式化為&&≥1ABCY&&&ABCY&&16首先確定輸入變量：設(shè)：A,B,C為輸入變量分別代表參加表決的邏輯變量，Y為輸出變量，表示輸出結(jié)果。

規(guī)定：A,B,C為1表示贊成，為0表示反對。Y=1表示通過，Y=0表示反對。ABAC第二步：函數(shù)化簡第三步：畫邏輯電路圖解：第一步：列真值表真值表ABCY00000010010001101000101111011111ABCY&&&

例2：設(shè)計一個三變量表決器，其中A具有否決權(quán)。BCA000111100111117

例3：設(shè)計一個樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。

解：設(shè)定變量和狀態(tài)賦值：設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時為1，斷開時為0；燈亮?xí)rY為1，燈滅時Y為0。

列真值表：根據(jù)邏輯要求列出真值表如下。

邏輯表達(dá)式：由真值表得邏輯邏輯表達(dá)式已為最簡與或表達(dá)式ABY00001110111018畫邏輯電路圖：用與非門實現(xiàn)用異或門實現(xiàn)19

例4：設(shè)計一個路燈控制電路，要求實現(xiàn)的功能是：當(dāng)總電源開關(guān)閉合時，安裝在三個不同地方的三個開關(guān)都能獨立地將燈打開或熄滅；當(dāng)總電源開關(guān)斷開時，路燈不亮。

解：⑴邏輯抽象①輸入、輸出信號：輸入信號是四個開關(guān)的狀態(tài)，輸出信號是路燈的亮、滅。②設(shè)定變量用S表示總電源開關(guān)，用A、B、C表示安裝在三個不同地方的分開關(guān)，用Y表示路燈。③狀態(tài)賦值：用0表示開關(guān)斷開和燈滅，用1表示開關(guān)閉合和燈亮。20④列真值表：由題意不難理解，一般地說，四個開關(guān)是不會在同一時刻動作的，反映在真值表中任何時刻都只會有一個變量改變?nèi)≈?，因此按循環(huán)碼排列變量S、A、B、C的取值較好，如右表所示。00000000101010100000000100110010011001110101010011001101111111101010101110011000YSABC⑵進(jìn)行化簡由下圖所示Y的卡諾圖可得101001010000000

0BC10110001SA0001111021⑶畫邏輯圖用異或門和與門實現(xiàn)。①變換表達(dá)式

②邏輯圖：如下圖所示。＝1＝1&ABCSY22作業(yè)題P225題3.1(a)P226題3.4P226題3.6Y123一、填空題

1、組合邏輯電路是指任何時刻電路的穩(wěn)定輸出，僅僅只決定于()。

該時刻各個輸入變量的取值

2、從電路結(jié)構(gòu)上看，組合邏輯電路是由常用門電路組合而成，其中既無()，也不包含()。可以存儲信號的記憶元件從輸出到輸入的反饋連接二、分析題

1、組合電路如下圖所示，分析該電路的邏輯功能。&&&&≥1ABCYP解：⑴由邏輯圖逐級寫出邏輯表達(dá)式。為了寫表達(dá)式方便，借助中間變量P24⑵化簡與變換。因為下一步要列真值表，所以要通過化簡與變換，使表達(dá)式有利于列真值表，一般應(yīng)變換成與—或式或最小項表達(dá)式。ABCY00000101001110010111011101111110⑶由表達(dá)式列出真值表，見表。經(jīng)過化簡與變換的表達(dá)式為兩個最小項之和的非，所以很容易列出真值表。⑷分析邏輯功能由真值表可知，當(dāng)A、B、C三個變量不一致時，電路輸出為“1”，所以這個電路稱為“不一致電路”。25

2、電路如下圖所示，要求：⑴寫出F的表達(dá)式；⑵說明電路的邏輯功能；⑶用最簡的邏輯電路實現(xiàn)F。&≥1ABCF1≥1&≥11&解：⑴由邏輯圖寫出邏輯表達(dá)式⑵列真值表如左，可見該電路是三變量的奇校驗電路。ABCF00000101001110010111011101101001⑶實現(xiàn)F的最簡邏輯電路如下圖所示。BCF＝1＝1A26三、設(shè)計題

1、設(shè)計一個組合電路，其輸入是3位二進(jìn)制數(shù)B＝B2B1B0，輸出是Y1＝2B、Y2＝B2，Y1、Y2也是二進(jìn)制數(shù)。

解：3位二進(jìn)制數(shù)B的最大值為7，所以Y1＝2B的最大值為14，因此Y1為4位二進(jìn)制數(shù)，令Y1＝Z3Z2Z1Z0；Y2＝B2的最大值為49，因此Y2為6位二進(jìn)制數(shù)，令Y2＝F5F4F3F2F1F0。列真值表如下：B2B1B0Z3Z2

Z1

Z0F5F4F3F2F1F000000101001110010111011100000010010001101000101011001110000000000001000100001001010000011001100100110001

由表可知，Y1相當(dāng)于B左移一位，右端補零，故

Z3=B2，Z2=B1，

Z1=B0，Z0=027

B2B1B0

1

&

F0F1&&≥1F2F3

&&≥1&

F4F511Z3Z2Z1Z0由畫出邏輯電路圖如下。28

3.2加法器和數(shù)值比較器

一、半加器和全加器

3.2.1加法器1、半加器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位292、全加器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進(jìn)位，Si：本位的和，Ci：向高位的進(jìn)位。30用與門和或門實現(xiàn)國標(biāo)符號AiBiCi-1SiCiCICO∑

Si

Ci

1

11

Ai

Bi

Ci-1

≥1

≥1

&

&

&

&

&

&

&

31用與或非門實現(xiàn)先求Si和Ci。為此，合并值為0的最小項。再取反，得：3233實現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、4位串行進(jìn)位加法器構(gòu)成：把4個全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。

二、加法器

由于每一位相加結(jié)果，必須等到低一位的進(jìn)位產(chǎn)生以后才能建立，因此這種結(jié)構(gòu)也叫做逐位進(jìn)位加法器。其特點是結(jié)構(gòu)簡單，最大缺點是運算速度慢。為了提高運算速度，必須減小或消除由于進(jìn)位信號逐位傳遞所消耗的時間，采用超前進(jìn)位加法器。342、超前進(jìn)位加法器（并行進(jìn)位加法器）4位加法器中，第1位全加器的輸入進(jìn)位信號的表達(dá)式為第2位全加器的輸入進(jìn)位信號的表達(dá)式為第3位全加器的輸入進(jìn)位信號的表達(dá)式為而4位加法器輸出進(jìn)位信號的表達(dá)式，即第3位加法運算時產(chǎn)生的要送給更高位的進(jìn)位信號的表達(dá)式為35顯而易見，只要A3、A2、A1、A0、B3、B2、B1、B0和C0-1給出之后，便可按上述表達(dá)式直接確定C3、C2、C1、C0。因此如果用門電路實現(xiàn)上述邏輯關(guān)系，并將結(jié)果送到相應(yīng)全加器的進(jìn)位輸入端，就會極大地提高加法運算速度，因為高位的全加運算再也不需等待了。4位超前進(jìn)位加法器就是由四個全加器和相應(yīng)的進(jìn)位邏輯電路組成的。圖(a)是4位超前進(jìn)位加法器的邏輯電路結(jié)構(gòu)示意圖。圖(b)、(c)是相應(yīng)的CMOS與TTL集成電路的型號與引腳圖。36

用來完成兩個二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。一、1位數(shù)值比較器

設(shè)Ai＞Bi時Li＝1；Ai＝Bi時Gi＝1；Ai＜Bi時Mi＝1。得1位數(shù)值比較器的真值表。

3.2.2數(shù)值比較器01000110001000011011Li

(Ai>Bi)Gi

(Ai=Bi)Mi

(Ai<Bi)

AiBi37邏輯表達(dá)式邏輯圖

Ai

Bi

1

≥1

MiGi

Li&

1

&

&

&

38邏輯表達(dá)式邏輯圖39二、4位數(shù)值比較器

4位數(shù)值比較器,要比較的是兩個4位二進(jìn)制數(shù)A=A3A2A1A0、B=B3B2B1B0。比較結(jié)果用L、G、M表示，且A＞B時L=1,A＝B時G=1，A＜B時M=1。

1、比較方法，輸入輸出之間因果關(guān)系分析從最高位開始比較，依次逐位進(jìn)行，直到比較出結(jié)果為止。①若A3＞B3，則A＞B，L=1、G=M=0。②當(dāng)A3=B3即G3=1時,若A2＞B2，則A＞B，L=1、G=M=0。③當(dāng)A3=B3、A2=B2即G3=G2=1時,若A1＞B1，則A＞B，L=1、G=M=0。④當(dāng)A3=B3、A2=B2、A1=B1即G3=G2=G1=1時,若A0＞B0，則A＞B，L=1、G=M=0。對A＞B即L=1，上述四種情況是或的邏輯關(guān)系。⑤只有當(dāng)A3=B3、A2=B2、A1=B1、A0=B0即G3=G2=G1=G0=1時,才會有A=B即G=1。顯然，對于A=B即G=1，G3、G2、G1、G0與的邏輯關(guān)系。⑥如果A不大于B也不等于B，即L=G=0時，則A＜B即M=1。40

2、邏輯表達(dá)式根據(jù)上述比較方法和輸入輸出之間因果關(guān)系分析，可以直接寫出L、G、M的邏輯表達(dá)式比照上述表達(dá)式也也可以寫出

3、邏輯圖變換表達(dá)式結(jié)果如下，利用1位數(shù)值比較器的邏輯圖，可畫出4位數(shù)值比較器的邏輯圖。4142

4、集成數(shù)值比較器把實現(xiàn)數(shù)值比較功能的電路集成在一個芯片上便構(gòu)成了集成數(shù)值比較器。下圖是4位集成數(shù)值比較器的外引腳功能端排列圖。(a)TTL數(shù)值比較器引腳圖

16

15

14

13

12

11

10

974LS85

1

2

3

4

5

6

7

8VCC

A3

B2

A2

A1

B1

A0

B0B3

A<B

A=B

A>B

FA>B

FA=B

FA<B

GND

16

15

14

13

12

11

10

9CC14585

1

2

3

4

5

6

7

8VDD

A3

B3

FA>B

FA<B

B0

A0

B1B2

A2

FA=BA>B

A<B

A=B

A1

VSS(b)CMOS數(shù)值比較器引腳圖43下表是4位集成數(shù)值比較器的真值表。44作業(yè)題P225題3.2(b)P226題3.945一、填空題

1、兩個1位二進(jìn)制數(shù)相加叫做()。兩個同位的加數(shù)和來自低位的進(jìn)位三者相加叫做()。半加器

2、比較兩個多位二進(jìn)制數(shù)大小是否相等的邏輯電路，稱為()。

數(shù)值比較器二、單項選擇題

1、如需要判斷兩個二進(jìn)制數(shù)的大小或相等，可以使用()電路。A、譯碼器 B、編碼器C、數(shù)據(jù)選擇器 D、數(shù)據(jù)比較器D全加器

2、只考慮本位數(shù)而不考慮低位來的進(jìn)位的加法稱為()。A、全加B、半加C、全減D、半減B463.3編碼器和譯碼器

3.3.1編碼器編碼

用文字、符號或者數(shù)字表示特定對象的過程都可叫做編碼。實現(xiàn)編碼功能的電路編碼器二進(jìn)制編碼器二-十進(jìn)制編碼器

優(yōu)先編碼器

編碼器(即Encoder)

被編信號二進(jìn)制代碼編碼器47

一、二進(jìn)制編碼器1、3位二進(jìn)制編碼輸入是八個需要進(jìn)行編碼的信號用I0～I(xiàn)7表示，輸出是用來進(jìn)行編碼的3位二進(jìn)制代碼，用Y0、Y1、Y2表示。該編碼器在任何時刻，只能對一個輸入信號進(jìn)行編碼，即不允許有兩個和兩個以上輸入信號同時存在，也就是I0、I1、…I7是一組互相排斥的變量。真值表000001010011100101110111I0I1I2I3I4I5I6I7Y2Y1Y0輸出輸入邏輯表達(dá)式48邏輯圖492、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中允許幾個信號同時輸入，但是電路只對其中優(yōu)先級別最高的進(jìn)行編碼，不理睬級別低的信號。即在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表50邏輯表達(dá)式51邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了，如教材P164圖3.3.6所示。523、集成3位二進(jìn)制優(yōu)先編碼器集成3位二進(jìn)制優(yōu)先編碼器74LS148ST為選通輸入端，當(dāng)ST＝0時允許編碼；當(dāng)ST＝1時Y2、Y1、Y0和YS、YEX均封鎖，編碼被禁止。YS為選通輸出端，通常接至低位芯片的ST端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。YEX＝0表示是編碼輸出；YEX＝1表示不是編碼輸出。53集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效54集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器551、8421BCD碼編碼器輸入10個互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表

二、二－十進(jìn)制編碼器56邏輯表達(dá)式邏輯圖572、8421BCD碼優(yōu)先編碼器真值表58邏輯表達(dá)式59邏輯圖在每一個輸入端和輸出端都加上反相器，便可得到輸入和輸出均為反變量的8421BCD碼優(yōu)先編碼器，如教材P170圖3.3.12所示。603、集成10線-4線優(yōu)先編碼器61

3.3.2譯碼器譯碼是編碼的逆過程。

把代碼狀態(tài)的特定含義“翻譯”出來的過程叫做譯碼。實現(xiàn)譯碼功能的電路

譯碼器二進(jìn)制譯碼器二-十進(jìn)制譯碼器

數(shù)碼顯示譯碼器譯碼器(即Decoder)

二進(jìn)制代碼

與輸入代碼對應(yīng)的特定信息

譯碼器62一、二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。n位

二進(jìn)制代碼

2n位

譯碼輸出二進(jìn)制譯碼器譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸出高電平有效譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入0000譯碼輸出低電平有效631、3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個互斥的信號64邏輯表達(dá)式邏輯圖電路特點：與門組成的陣列652、集成3線－8線譯碼器A2、A1、A0為二進(jìn)制譯碼輸入端，為譯碼輸出端（低電平有效），S1、、為選通控制端。當(dāng)S1＝1、時，譯碼器處于工作狀態(tài);當(dāng)S1＝0、時，譯碼器處于禁止?fàn)顟B(tài)。

16

15

14

13

12

11

10

974LS138

1

2

3

4

5

6

7

8VCCY0

Y1

Y2Y3

Y4

Y5Y6A0

A1

A2

S3

S2

S1

Y7

GND74LS138

Y0

Y1

Y2Y3

Y4

Y5Y6

Y7A0

A1

A2

S3

S2

S1Y0

Y1

Y2Y3

Y4

Y5Y6

Y7A0

A1

A2

STB

STC

STA(a)引腳排列圖(b)邏輯功能示意圖66真值表1111111011111101111110111111011111101111110111111011111101111111111111111111111110000100011001010011101001010110110101110×××××1×××Y7Y6Y5Y4Y3Y2Y1Y0S1S2+S3A2A1A0輸出輸入673、二進(jìn)制譯碼器的級聯(lián)

當(dāng)輸入二進(jìn)制代碼的位數(shù)比較多時，可以把幾個二進(jìn)制譯碼器級聯(lián)起來完成其譯碼操作。下圖是把兩片74LS138級聯(lián)起來構(gòu)成的4線－16線譯碼器。1Y0Y1Y7A0A1A2STBSTCSTA74LS138(1)Y0Y1Y7A0A1A2STBSTCSTA74LS138(2)A0A1A2A3············當(dāng)A3＝0時，片(1)工作，片(2)被禁止。當(dāng)A3＝1時，片(1)被禁止，片(2)工作。68

二－十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進(jìn)制數(shù)字相對應(yīng)的10個信號，用Y9～Y0表示。由于二－十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線－10線譯碼器。二、二-十進(jìn)制譯碼器1、8421BCD碼譯碼器把二－十進(jìn)制代碼翻譯成10個十進(jìn)制數(shù)字信號的電路，稱為二－十進(jìn)制譯碼器。69真值表70邏輯表達(dá)式邏輯圖71將與門換成與非門，則輸出為反變量，即為低電平有效。72２、集成8421BCD碼譯碼器74LS4273gfedcba

由七段發(fā)光二極管構(gòu)成例：共陰極接法a

b

c

d

e

f

g

01100001101101低電平時發(fā)光高電平時發(fā)光共陽極接法abcgdef+gfedcba共陰極接法abcdefg1、數(shù)碼顯示器三、顯示譯碼器dgfecba74

在數(shù)字電路中，常常需要把運算結(jié)果用十進(jìn)制數(shù)顯示出來，這就要用顯示譯碼器。二十進(jìn)制代碼譯碼器驅(qū)動器顯示器2、顯示譯碼器752.七段譯碼顯示器Q3Q2Q1Q0agfedcb譯碼器二十進(jìn)制代碼(共陰極)100101111117個4位76共陰極7段顯示譯碼器真值表gfedcbaQ3Q2Q1Q0a

b

c

d

efg000011111100000101100001001011011012001111110013010001100114010110110115011010111116011111100007100011111118100111110119輸入輸出顯示數(shù)碼77共陽極7段顯示譯碼器真值表輸入輸出字形A3A2A1A0YaYbYcYdYeYfYg00000001001000110100010101100111100010010000001100111100100100000110100110001001000100000000111100000000000100012345678978Ya的卡諾圖××00××××0000011000011110A3A200011110A1A0Ya的卡諾圖××11××××1111100100011110A3A200011110A1A079邏輯表達(dá)式80邏輯圖813、集成顯示譯碼器74LS48引腳排列圖適用于共陰極LED82作業(yè)題P227題3.12P227題3.1483一、填空題

1、用文字、符號或者數(shù)碼表示特定對象的過程，叫做()。編碼2、用n位二進(jìn)制代碼對N=2n個信號進(jìn)行編碼的電路稱為()。二進(jìn)制編碼器3、半導(dǎo)體數(shù)碼顯示器的內(nèi)部接法有兩種形式：共()極接法和共()極接法。陰陽4、對于共陽接法的發(fā)光二極管數(shù)碼顯示器，應(yīng)采用()電平驅(qū)動的七段顯示譯碼器。低5、8個輸入的編碼器，按二進(jìn)制編碼，其輸出的編碼有(

)位。36、3個輸入的譯碼器，最多可譯碼出(

)路輸出。884二、單項選擇題

1、在二進(jìn)制譯碼器中，若輸入有4位代碼，則輸出有()信號。A、2個B、4個C、8個D、16個D

2、若在編碼器中有50個編碼對象，則要求輸出二進(jìn)制代碼位數(shù)為()位。A、5B、6C、10D、50

B

3、在在大多數(shù)情況下,對于譯碼器而言()。A、其輸入端數(shù)目少于輸出端數(shù)目B、其輸入端數(shù)目多于輸出端數(shù)目C、其輸入端數(shù)目與輸出端數(shù)目幾乎相同A85２.6數(shù)據(jù)選擇器3.4數(shù)據(jù)選擇器和分配器

3.4.1數(shù)據(jù)選擇器

在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路挑選出來的電路，叫做數(shù)據(jù)選擇器，也稱多路選擇器或多路開關(guān)。輸入數(shù)據(jù)輸出數(shù)據(jù)選通控制端控制信號S＝0時，選擇器使能(工作)，S＝1時，選擇器被禁止。輸出數(shù)據(jù)可以是4路輸入數(shù)據(jù)的任意一路，究竟是哪一路完全由選擇控制信號決定。D3D2D1D0WSA1A00001101186一、4選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。87邏輯表達(dá)式邏輯圖88集成8選1數(shù)據(jù)選擇器74LS151二、集成數(shù)據(jù)選擇器8974LS151的真值表7415174S15174LS15101D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7××××1D00000D10010D20100D30110D41000D51010D61100D71110YYDA2A1A0S輸出輸入型號90例：用8選1數(shù)據(jù)選擇器74LS151實現(xiàn)下列函數(shù)：解：令A(yù)2=A，A1=B，A0=C，則D0=D3=D4=D6=0，D1=D2=D5=D7=1，故電路圖如下圖所示。D0D1D2D3D4D5D6D7A2A1A0SYYA

B

C1Y91當(dāng)A3＝0時S1＝0、S2＝1，片(2)禁止，片(1)使能當(dāng)A3＝1時S1＝1、S2＝0，片(2)使能，片(1)禁止數(shù)據(jù)選擇器的擴(kuò)展92

3.4.2數(shù)據(jù)分配器定義：能夠?qū)?個輸入數(shù)據(jù)，根據(jù)需要傳送到m個輸出端的任何一個輸出端的電路，叫做數(shù)據(jù)分配器，又稱為多路分配器，其邏輯功能正好與數(shù)據(jù)選擇器相反。將一個數(shù)據(jù)分時分送到多個輸出端輸出。數(shù)據(jù)輸入數(shù)據(jù)輸出端控制信號確定將信號送到哪個輸出端使能端確定芯片是否工作DY3Y2Y1Y0SA1A00001101193一、1路-4路數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)Ｄ送給哪１路輸出。真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)94邏輯圖11DA1A0Y0Y1Y2Y3&&&&95二、集成數(shù)據(jù)分配器集成數(shù)據(jù)分配器把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。由74LS138構(gòu)成的1路-8路數(shù)據(jù)分配器數(shù)據(jù)輸入端G1=1G2A=0地址輸入端961、基本原理：數(shù)據(jù)選擇器的主要特點：⑴具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：⑵提供了地址變量的全部最小項。⑶一般情況下，Di可以當(dāng)作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。3.5用中規(guī)模集成電路實現(xiàn)組合邏輯函數(shù)3.5.1用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)一、用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)的基本原理和步驟97

2、基本步驟:⑴確定應(yīng)該選用的數(shù)據(jù)選擇器k：函數(shù)的變量個數(shù)4選1數(shù)據(jù)選擇器74LS153n：選擇器地址碼位數(shù)8選1數(shù)據(jù)選擇器74LS151⑵寫邏輯表達(dá)式邏輯函數(shù)的標(biāo)準(zhǔn)與或式數(shù)據(jù)選擇器輸出信號表達(dá)式⑶求選擇器輸入變量的表達(dá)式對照比較確定個輸入變量⑷畫連線圖n=k-198例：試用數(shù)據(jù)選擇器電路實現(xiàn)下列邏輯函數(shù)經(jīng)過比較D0二、應(yīng)用舉例

解：k=3，則n=k-1=2，選擇4選1數(shù)據(jù)選擇器74LS153將A、B分別對應(yīng)A1、A0，C對應(yīng)輸入D，Y作為輸出F。4選1數(shù)據(jù)選擇器輸出信號表達(dá)式：D1D2D399D0=CD1=D2=D3=CS＝0確定選擇器的輸入：連線圖：100例：用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)式

Y=AB+BC+CA2）將邏輯函數(shù)式用最小項表示解：1）選用數(shù)據(jù)選擇器函數(shù)變量個數(shù)為3，根據(jù)n=k-1=2，確定選用4選1數(shù)據(jù)選擇器74LS153數(shù)據(jù)選擇器標(biāo)準(zhǔn)與或式

3）確定輸入變量的表達(dá)式函數(shù)變量按A、B、C順序排列，保持A、B在表達(dá)式中的形式，變換Y比較對照可得：A1＝A、A0＝B、D0＝0、D1＝D2＝C、D3＝11014）畫出邏輯圖74LS153BAC1102譯碼器的主要特點：⑴具有標(biāo)準(zhǔn)的與非—與非式的形式，即：⑵提供了輸入變量的全部最小項。因為任何組合邏輯函數(shù)總可以用最小項之和的標(biāo)準(zhǔn)形式構(gòu)成，那么利用兩次取反的方法就可以得到由最小項構(gòu)成的與非—與非表達(dá)式。3.5.2用二進(jìn)制譯碼器實現(xiàn)組合邏輯函數(shù)一、用二進(jìn)制譯碼器實現(xiàn)邏輯函數(shù)的基本原理和步驟

1、基本原理：

所以，利用譯碼器和與非門可以實現(xiàn)任何所需的組合邏輯函數(shù)。1032、基本步驟:⑴確定應(yīng)該選用的譯碼器k：函數(shù)的變量數(shù)2線—4線譯碼器74LS139n：譯碼器輸入位數(shù)3線—8線譯碼器74LS138⑵寫出函數(shù)的標(biāo)準(zhǔn)與非—與非表達(dá)式函數(shù)的標(biāo)準(zhǔn)與或式

標(biāo)準(zhǔn)與非—與非式⑶確認(rèn)譯碼器和與非門輸入信號的表達(dá)式譯碼器的輸入信號=函數(shù)的變量與非門的輸入信號=譯碼器的輸出信號⑷畫連線圖n=k兩次取反104例：使用集成譯碼器設(shè)計一個全加器。連線圖解：全加器有三個輸入信號，兩個輸出信號，選擇3線—8線譯碼器74LS138。已知1位全加器的邏輯表達(dá)式為74LS138Y7Y6Y5Y4Y3Y2Y1Y0S2S3S1A2A1A0&&1AiBiCi-1SiCi105作業(yè)題P227題3.13(2)P227題3.16(1)106一、填空題

1、從若干輸入數(shù)據(jù)中選擇一路作為輸出的電路叫做()。數(shù)據(jù)選擇器

2、能夠?qū)?個輸入數(shù)據(jù)，根據(jù)需要傳送到m個輸出端的任何1個輸出端的電路，稱為()。

數(shù)據(jù)分配器二、單項選擇題

1、如一個16選1的數(shù)據(jù)選擇器，其地址輸入端有()個。A、1B、2C、4D、16C

2、八路數(shù)據(jù)分配器，其地址輸入端有()個。A、1B、2C、3D、4C

3、在多路數(shù)據(jù)傳輸過程中，能夠根據(jù)需要將()挑選出來的電路，叫做數(shù)據(jù)選擇器。其中任意一路1073.6只讀存儲器（ROM）分類掩模ROM可編程ROM（PROM—ProgrammableROM）可擦除可編程ROM（EPROM—ErasablePROM）說明:掩模ROMPROM生產(chǎn)過程中在掩模板控制下寫入，內(nèi)容固定，不能更改內(nèi)容可由用戶編好后寫入，一經(jīng)寫入不能更改紫外光擦除（約二十分鐘）EPROM存儲數(shù)據(jù)可以更改，但改寫麻煩，工作時只讀EEPROM或E2PROM電擦除（幾十毫秒）1083.6.1ROM的結(jié)構(gòu)和工作原理1.基本結(jié)構(gòu)一、ROM的結(jié)構(gòu)示意圖地址輸入數(shù)據(jù)輸出—n位地址—b位數(shù)據(jù)A0A1An-1D0D1Db-1D0D1Db-1A0A1An-12n×bROM……………………最高位最低位1092.內(nèi)部結(jié)構(gòu)示意圖存儲單元數(shù)據(jù)輸出字線位線地址譯碼器ROM存儲容量=字線數(shù)

位線數(shù)=2nb（位）地址輸入0單元1單元i

單元2n-1單元D0D1Db-1A0A1An-1W0W1WiW2n-11103.邏輯結(jié)構(gòu)示意圖(1)中大規(guī)模集成電路中門電路的簡化畫法連上且為硬連接，不能通過編程改變編程連接，可以通過編程將其斷開斷開ABDCABDY&ABCY≥1與門或門111AY=AY=AAZ=AY=AAYA1A1YA1YZ緩沖器同相輸出反相輸出互補輸出112(2)邏輯結(jié)構(gòu)示意圖m0A0A1An-1m1mim2n-1譯碼器Z0(D0)……或門Z1(D1)……或門Zb-1(Db-1)……或門……2n個與門構(gòu)成n位二進(jìn)制譯碼器,輸出2n個最小項。...n個輸入變量b個輸出函數(shù)或門陣列與門陣列113W0(m0)W2(m2)D0=W0+W2=m0+m2二、ROM的基本工作原理1.電路組成二極管或門二極管與門W0(m0)+VCC1A111A01VccEND3END2END1END0D3D2D1D0W0(m0)W1(m1)W2(m2)W3(m3)與門陣列(譯碼器)或門陣列(編碼器)位線字線輸出緩沖1142.工作原理輸出信號的邏輯表達(dá)式1A111A01VccEND3END2END1END0D3D2D1D0W0(m0)W1(m1)W2(m2)W3(m3)與門陣列(譯碼器)或門陣列(編碼器)位線輸出緩沖字線字線：位線：115輸出信號的真值表000110110101A1

A0D3

D2

D1

D01010011111103.功能說明(1)存儲器(2)函數(shù)發(fā)生器地址存儲數(shù)據(jù)輸入變量輸出函數(shù)(3)譯碼編碼字線編碼0101101001111110A1

A000011011輸入變量輸出函數(shù)由與門陣列先對輸入的二進(jìn)制代碼A1A0進(jìn)行譯碼，得到4個輸出信號W0、W1、W2、W3，再由或門陣列對W0～W34個信號進(jìn)行編碼。A1A0是地址碼，D3、D2、D1、D0是數(shù)據(jù)。1163.6.2ROM應(yīng)用舉例及容量擴(kuò)展一、ROM應(yīng)用舉例用ROM實現(xiàn)以下邏輯函數(shù)[例3.6.2]Y1=

m(2,3,4,5,8,9,14,15）Y2=

m(6,7,10,11,14,15）Y3=

m(0,3,6,9,12,15）Y4=

m(7,11,13,14,15）A1B1C1D1m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15Y2Y3Y4Y1譯碼器編碼器117二、ROM容量擴(kuò)展1.存儲容量存儲器存儲數(shù)據(jù)的能力，為存儲器含存儲單元的總位數(shù)。存儲容量=字?jǐn)?shù)

位數(shù)字—word位—bit1k1:

1024個字每個字1位存儲容量

1k1k4:1024個字每個字4位存儲容量4k2568:256個字每個字8位存儲容量2k64k16:64k個字每個字16位存儲容量1024k（1M）

2.存儲容量與地址位數(shù)的關(guān)系存儲容量25648位地址256=284位數(shù)據(jù)輸出存儲容量8k88k=8210=21313位地址8位數(shù)據(jù)輸出1183.常用EPROMA010A19A28A37A46A55A64A73A825A924A1021A1123A122CE20OE22PGM27VPP1D011D112D213D315D416D517D618D7198K×82764A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326CE20OE22PGM27VPP1D011D112D213D315D416D517D618D71916K×827128A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326A1427CE20OE22VPP1D011D112D213D315D416D517D618D71932K×827256A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326A1427A151CE20OE22D011D112D213D315D416D517D618D71964K×827512常用的EPROM芯片有2764、27128、27256、27512等，如下圖。在正常使用時，VPP引腳接＋5V，PGM引腳接高電平。在進(jìn)行編程時，PGM引腳接低電平，VPP引腳接編程電平。OE：輸出使能端，用來決定是否將ROM的輸出送到總線上去。OE＝0，輸出被使能；OE＝1，輸出被禁止，ROM輸出端為高阻態(tài)。CS：片選端，用來決定ROM是否工作。CS＝0時，ROM工作；CS＝1時，ROM停止工作，且輸出為高阻態(tài)。1194.ROM容量的擴(kuò)展地址總線8位數(shù)據(jù)總線16位數(shù)據(jù)總線D(7~0)D(15~8)8位→16位地址線合并（共用）輸出使能端、片選端合并（共用）數(shù)據(jù)輸出端分為高8位和低8位方法(1)字長的擴(kuò)展（位擴(kuò)展）：27256A0A14O7O0CSOE27256A0A14O7O0CSOECSOE120(2)字線的擴(kuò)展（地址碼的擴(kuò)展—字?jǐn)U展）把各個芯片的輸出數(shù)據(jù)線和輸入地址線都對應(yīng)地并聯(lián)起來，而用高位地址的譯碼輸出作為各芯片的片選信號CS，即可組成總?cè)萘康扔诟餍酒萘恐偷拇鎯w。下圖是用4片27256擴(kuò)展成為4×32K×8位存儲體的電路圖。A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326A1427CS20OE22VPP1D011D112D213D315D416D517D618D719U127256A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326A1427CS20OE22VPP1D011D112D213D315D416D517D618D719U227256A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326A1427CS20OE22VPP1D011D112D213D315D416D517D618D719U327256A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326A1427CS20OE22VPP1D011D112D213D315D416D517D618D719U427256A2B3E1Y04Y15Y26Y37U5A74LS139A15A16A0A1A2A3A4A5A6A7A8A9A10A11A12A13A14OED0D1D2D3D4D5D6D7+5V1213.7組合電路中的競爭冒險3.7.1競爭冒險的概念及產(chǎn)生原因

1、什么叫做競爭：

前面分析設(shè)計組合電路時，都是在信號穩(wěn)態(tài)情況下討論的，實際電路工作時，信號變化需要時間，門電路對信號也產(chǎn)生一定的延時，而各個門的延時不盡相同，因此若干個彼此獨立的輸入信號就不可能恰好同時變化，即使同一信號經(jīng)過不同的通路到達(dá)某個門的輸入端也會有先有后，于是產(chǎn)生時差，這種現(xiàn)象稱為競爭。

2、什么叫做冒險：由于競爭的存在，在輸出信號達(dá)到穩(wěn)定之前，可能出現(xiàn)短暫的錯誤輸出，使電路的輸出信號在變化過程中出現(xiàn)非正常的干擾脈沖（又稱毛刺），有時會影響電路的正常工作。但不是每一次競爭都會產(chǎn)生錯誤輸出。我們把能產(chǎn)生錯誤輸出的競爭稱為“臨界競爭”；把不能產(chǎn)生錯誤輸出的競爭稱為“非臨界競爭”。當(dāng)組合邏輯電路中有臨界競爭時，輸入信號的變化會引起短暫的錯誤輸出。我們把這種輸出端出現(xiàn)短暫錯誤輸出的現(xiàn)象稱為“冒險”，或“險象”。122

3、險象產(chǎn)生的原因及分類：AAF=0

可見，在組合邏輯電路中，當(dāng)一個門電路(如G2)輸入兩個向相反方向變化的互補信號時，則在輸出端可能會產(chǎn)生尖峰干擾脈沖?？紤]門延時理想G1≥11AG2F=A+AAAF=1考慮門延時理想AAFtpdAAFtpd“0”型險象&1AG2F=A·AG1A和A同時加到一個或門輸入端造成的A和A同時加到一個與門輸入端造成的“1”型險象負(fù)脈沖正脈沖123

下圖中輸入信號A經(jīng)過兩條途徑到達(dá)G4門，被稱為具有競爭能力的輸入信號。而B和C只經(jīng)過一條途徑到達(dá)G4門，所以它們是無競爭能力的輸入信號。

AG1G2G3G4BCF1&&&gdeAG1G2G3G4BCF1≥1≥1≥1degAFtpddegAFtpddeg設(shè)B=C=1，得F=A+A設(shè)B=C=0，得F=A·A產(chǎn)生競爭冒險的原因：主要是門電路的延遲