FPGA工程師面試題集錦-

FPGA工程師面試題集錦-11、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子)

2、什么是同步邏輯和異步邏輯?(漢王筆試)

同步邏輯是時(shí)鐘之間有固定的因果關(guān)系.異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系.

3、什么是"線與"邏輯,要實(shí)現(xiàn)它,在硬件特性上有什么具體要求?(漢王筆試)

線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能.在硬件上,要用oc門來實(shí)現(xiàn),由于不用oc門可能使灌電流過大,而燒壞邏輯門.同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻.

4、什么是Setup和Holdup時(shí)間?(漢王筆試)

5、setup和holdup時(shí)間,區(qū)別.(南山之橋)

6、解釋setuptime和holdtime的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化.(未知)

7、解釋setup和holdtimeviolation,畫圖說明,并說明解決辦法.(威盛VIA

2003.11.06上海筆試試題)

Setup/holdtime是測試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求.建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前,數(shù)據(jù)穩(wěn)定不變的時(shí)間.輸入信號(hào)應(yīng)提前時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達(dá)芯片,這個(gè)T就是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器,只有在下一個(gè)時(shí)鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器.保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后,數(shù)據(jù)穩(wěn)定不變的時(shí)間.如果holdtime不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器.

建立時(shí)間(SetupTime)和保持時(shí)間(Holdtime).建立時(shí)間是指在時(shí)鐘邊沿前,數(shù)據(jù)信號(hào)需要保持不變的時(shí)間.保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間.如果不滿足建立和保持時(shí)間的話,那么DFF將不能正確地采樣到數(shù)據(jù),將會(huì)出現(xiàn)metastability的情況.如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間,那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量.

8、說說對(duì)數(shù)字邏輯中的競爭和冒險(xiǎn)的理解,并舉例說明競爭和冒險(xiǎn)怎樣消除.(仕蘭微電子)

9、什么是競爭與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)

在組合邏輯中,由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí),導(dǎo)致到達(dá)該門的時(shí)間不一致叫競爭.產(chǎn)生毛刺叫冒險(xiǎn).如果布爾式中有相反的信號(hào)則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象.解決方法:一是添加布爾式的消去項(xiàng),二是在芯片外部加電容.

10、你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?(漢王筆試)

常用邏輯電平:12V,5V,3.3V;TTL和CMOS不可以直接互連,由于TTL是在0.3-3.6V之間,而CMOS則是有在12V的有在5V的.CMOS輸出接到TTL是可以直接互連.TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V.

11、如何解決亞穩(wěn)態(tài).(飛利浦-大唐筆試)

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài).當(dāng)一個(gè)觸發(fā)器進(jìn)入亞

穩(wěn)態(tài)時(shí),既無法預(yù)測該單元的輸出電平,也無法預(yù)測何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平

上.在這個(gè)穩(wěn)定期間,觸發(fā)器輸出一些中間級(jí)電平,或者可能處于振蕩狀態(tài),并且這種無

用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去.

12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別.(南山之橋)

13、MOORE與MEELEY狀態(tài)機(jī)的特征.(南山之橋)

14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域.(南山之橋)

15、給了reg的setup,hold時(shí)間,求中間組合邏輯的delay范圍.(飛利浦-大唐筆試)

Delay<period-setup–hold

16、時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1max,最小為T1min.組合邏輯電路最大延

遲為T2max,最小為T2min.問,觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件.(華

為)

17、給出某個(gè)一般時(shí)序電路的圖,有Tsetup,Tdelay,Tck->q,還有clock的delay,寫出決

定最大時(shí)鐘的因素,同時(shí)給出表達(dá)式.(威盛VIA2003.11.06上海筆試試題)

18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn).(威盛VIA2003.11.06上海筆試試題)

19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing.(威盛VIA

2003.11.06上海筆試試題)

20、給出一個(gè)門級(jí)的圖,又給了各個(gè)門的傳輸延時(shí),問關(guān)鍵路徑是什么,還問給出輸入,

使得輸出依賴于關(guān)鍵路徑.(未知)

21、邏輯方面數(shù)字電路的卡諾圖化簡,時(shí)序(同步異步差異),觸發(fā)器有幾種(區(qū)別,優(yōu)

點(diǎn)),全加器等等.(未知)

22、卡諾圖寫出邏輯表達(dá)使.(威盛VIA2003.11.06上海筆試試題)

23、化簡F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和.(威盛)

24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-

wellprocess.Plotitstransfercurve(Vout-Vin)Andalsoexplainthe

operationregionofPMOSandNMOSforeachsegmentofthetransfercurve?(威

盛筆試題circuitdesign-beijing-03.11.09)

25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefine

therationofchannelwidthofPMOSandNMOSandexplain?

26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大?(仕蘭微電子)

27、用mos管搭出一個(gè)二輸入與非門.(揚(yáng)智電子筆試)

28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateand

explainwhichinputhasfasterresponseforoutputrisingedge.(lessdelay

time).(威盛筆試題circuitdesign-beijing-03.11.09)

29、畫出NOT,NAND,NOR的符號(hào),真值表,還有transistorlevel的電路.(Infineon筆

試)

30、畫出CMOS的圖,畫出tow-to-onemuxgate.(威盛VIA2003.11.06上海筆試試題)

31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或.(飛利浦-大唐筆試)

32、畫出Y=A*B+C的cmos電路圖.(科廣試題)

33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd.(飛利浦-大唐筆試)

34、畫出CMOS電路的晶體管級(jí)電路圖,實(shí)現(xiàn)Y=A*B+C(D+E).(仕蘭微電子)

35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz’.(未知)

36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)(實(shí)際上就是化

簡).

37、給出一個(gè)簡單的由多個(gè)NOT,NAND,NOR組成的原理圖,根據(jù)輸入波形畫出各點(diǎn)波形.

(Infineon筆試)

38、為了實(shí)現(xiàn)邏輯(AXORB)OR(CANDD),請(qǐng)選用以下邏輯中的一種,并說明為什

么?1)INV

2)AND

3)OR

4)NAND

5)NOR

6)XOR

答案:NAND(未知)

39、用與非門等設(shè)計(jì)全加法器.(華為)

40、給出兩個(gè)門電路讓你分析異同.(華為)

41、用簡單電路實(shí)現(xiàn),當(dāng)A為輸入時(shí),輸出B波形為…(仕蘭微電子)

42、A,B,C,D,E進(jìn)行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0

多,那么F輸出為1,否則F為0),用與非門實(shí)現(xiàn),輸入數(shù)目沒有限制.(未知)

43、用波形表示D觸發(fā)器的功能.(揚(yáng)智電子筆試)

44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器.(揚(yáng)智電子筆試)

45、用邏輯們畫出D觸發(fā)器.(威盛VIA2003.11.06上海筆試試題)

46、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之.(威盛)

47、畫出一種CMOS的D鎖存器的電路圖和版圖.(未知)

48、D觸發(fā)器和D鎖存器的區(qū)別.(新太硬件面試)

49、簡述latch和filp-flop的異同.(未知)

50、LATCH和DFF的概念和區(qū)別.(未知)

51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的.

(南山之橋)

52、用D觸發(fā)器做個(gè)二分顰的電路.又問什么是狀態(tài)圖.(華為)

53、請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?(漢王筆試)

54、怎樣用D觸發(fā)器、與或非門組成二分頻電路?(東信筆試)

55、Howmanyflip-flopcircuitsareneededtodivideby16?

(Intel)16分頻?

56、用filp-flop和logic-gate設(shè)計(jì)一個(gè)1位加法器,輸入carryin和current-stage,輸出

carryout和next-stage.(未知)

57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù).(華為)

58、實(shí)現(xiàn)N位JohnsonCounter,N=5.(南山之橋)

59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器,15進(jìn)制的呢?(仕蘭

微電子)

60、數(shù)字電路設(shè)計(jì)當(dāng)然必問Verilog/VHDL,如設(shè)計(jì)計(jì)數(shù)器.(未知)

61、BLOCKINGNONBLOCKING賦值的區(qū)別.(南山之橋)

62、寫異步D觸發(fā)器的verilogmodule.(揚(yáng)智電子筆試)

moduledff8(clk,reset,d,q);

input

clk;

input

reset;

input

[7:0]d;

output[7:0]q;

reg

[7:0]q;

always@(posedgeclkorposedgereset)

if(reset)

q<=0;

else

q<=d;

endmodule

63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述?(漢王筆試)

moduledivide2(clk,clk_o,reset);

input

clk,reset;

output

clk_o;

wirein;

regout;

always@(posedgeclkorposedgereset)

if(reset)

out<=0;

else

out<=in;

assignin=~out;

assignclk_o=out;

endmodule

64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要,請(qǐng)問:a)你所知道的可編程邏輯器

件有哪些?b)試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯.(漢王筆試)

PAL,PLD,CPLD,FPGA.

moduledff8(clk,reset,d,q);

input

clk;

input

reset;

input

d;

output

q;

regq;

always@(posedgeclkorposedgereset)

if(reset)

q<=0;

else

q<=d;

endmodule

65、請(qǐng)用HDL描述四位的全加法器、5分頻電路.(仕蘭微電子)

66、用VERILOG或VHDL寫一段代碼,實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器.(未知)

67、用VERILOG或VHDL寫一段代碼,實(shí)現(xiàn)消除一個(gè)glitch.(未知)

68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)(不過這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差,很容易誤解

的).(威盛VIA2003.11.06上海筆試試題)

69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì).(仕蘭微電子)

70、畫狀態(tài)機(jī),接受1,2,5分錢的賣報(bào)機(jī),每份報(bào)紙5分錢.(揚(yáng)智電子筆試)

71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng),賣soda水的,只能投進(jìn)三種硬幣,要正確的找回錢

數(shù).

(1)畫出fsm(有限狀態(tài)機(jī));(2)用verilog編程,語法要符合fpga設(shè)計(jì)

的要求.(未知)

72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī),飲料10分錢,硬幣有5分和10分兩種,并考慮找零1)

畫出fsm(有限狀態(tài)機(jī));(2)用verilog編程,語法要符合fpga設(shè)計(jì)的要求;(3)設(shè)計(jì)

工程中可使用的工具及設(shè)計(jì)大致過程.(未知)

73、畫出可以檢測10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之.(威盛)

74、用FSM實(shí)現(xiàn)101101的序列檢測模塊.(南山之橋)

a為輸入端,b為輸出端,如果a連續(xù)輸入為1101則b輸出為1,否則為0.

例如a:0001100110110100100110

b:0000000000100100000000

請(qǐng)畫出statemachine;請(qǐng)用RTL描述其statemachine.(未知)

75、用verilog/vddl檢測stream中的特定字符串(分狀態(tài)用狀態(tài)機(jī)寫).(飛利浦-大唐

筆試)

76、用verilog/vhdl寫一個(gè)fifo控制器(包括空,滿,半滿信號(hào)).(飛利浦-大唐筆試)

77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品,要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能:y=lnx,其中,x

為4位二進(jìn)制整數(shù)輸入信號(hào).y為二進(jìn)制小數(shù)輸出,要求保留兩位小數(shù).電源電壓為3~5v假

設(shè)公司接到該項(xiàng)目后,交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì),試討論該產(chǎn)品的設(shè)計(jì)全程.(仕蘭微

電子)

78、sram,falshmemory,及dram的區(qū)別?(新太硬件面試)

79、給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁圖9

-14b),問你有什么辦法提高refreshtime,總共有5個(gè)問題,記不起來了.(降低溫

度,增大電容存儲(chǔ)容量)(Infineon筆試)

80、PleasedrawschematicofacommonSRAMcellwith6transistors,pointout

whichnodescanstoredataandwhichnodeiswordlinecontrol?(威盛筆試題

circuitdesign-beijing-03.11.09)

81、名詞:sram,ssram,sdram

名詞IRQ,BIOS,USB,VHDL,SDR

IRQ:

InterruptReQuest

BIOS:

BasicInputOutputSystem

USB:

UniversalSerialBus

VHDL:VHICHardwareDescriptionLanguage

SDR:

SingleDataRate

壓控振蕩器的英文縮寫(VCO).

動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(DRAM).

名詞解釋,無聊的外文縮寫罷了,比如PCI、ECC、DDR、interrupt、pipeline、

IRQ,BIOS,USB,VHDL,VLSIVCO(壓控振蕩器)RAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器),FIRIIRDFT(離散

傅立葉變換)或者是中文的,比如:a.量化誤差

b.直方圖

c.白平衡\數(shù)字電路的筆試題（匯總）大家誰搜集到的筆試題都列出來討論一下吧。（1）同步電路與異步電路的區(qū)別同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。異步電路：電路沒有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。（2）什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？將兩個(gè)門電路的輸出端并聯(lián)以實(shí)現(xiàn)與邏輯的功能成為線與。在硬件上，要用OC門來實(shí)現(xiàn)，同時(shí)在輸出端口加一個(gè)上拉電阻。（3）解釋setup和holdtimeviolation，畫圖說明，并說明解決辦法。Setup/holdtime是測試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間(SetupTime)和保持時(shí)間（Holdtime）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。數(shù)字電路的筆試題（匯總）（5）名詞：SRAM、SSRAM、SDRAMSRAM：靜態(tài)RAM。DRAM：動(dòng)態(tài)RAM。SSRAM：SynchronousStaticRandomAccessMemory同步靜態(tài)隨機(jī)訪問存儲(chǔ)器。它的一種類型的SRAM。SSRAM的所有訪問都在時(shí)鐘的上升/下降沿啟動(dòng)。地址、數(shù)據(jù)輸入和其它控制信號(hào)均于時(shí)鐘信號(hào)相關(guān)。這一點(diǎn)與異步SRAM不同，異步SRAM的訪問獨(dú)立于時(shí)鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM：SynchronousDRAM同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器1什么是Setup和Holdup時(shí)間？

2什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？

3用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？

4什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？

5什么是同步邏輯和異步邏輯？

6請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。

7你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

8可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：你所知道的可編程邏輯器件有哪些？

9試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。

10設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包

括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些問題？

11用邏輯門和cmos電路實(shí)現(xiàn)ab+cd

12用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或

13給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。

14如何解決亞穩(wěn)態(tài)

15用verilog/vhdl寫一個(gè)fifo控制器

16用verilog/vddl檢測stream中的特定字符串

17用mos管搭出一個(gè)二輸入與非門。

18集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。

19名詞IRQ,BIOS,USB,VHDL,SDR

20unix命令cp-r,rm,uname

21用波形表示D觸發(fā)器的功能

22寫異步D觸發(fā)器的verilogmodule

23WhatisPCChipset?

24用傳輸門和反向器搭一個(gè)邊沿觸發(fā)器

25畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢FPGA筆試題~~2008-12-0410:141.什么是Setup和Holdup時(shí)間？

建立時(shí)間(SetupTime)和保持時(shí)間（Holdtime）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。見圖1。

如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。

如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。

2什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？

在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競爭。

產(chǎn)生毛刺叫冒險(xiǎn)。

如果布爾式中有相反的信號(hào)則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象。

解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。

3用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？

Verilog描述：

moduledivide2(clk,clk_o,reset);

inputclk,reset;

outputclk_o;

regout;

always@(posedgeclkorposedgereset)

if(reset)

out<=0;

else

out<=~out;

assignclk_o=out;

endmodule

4什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？

線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。

同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。

5什么是同步邏輯和異步邏輯？

同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。

異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。

7你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

12，5，3.3

TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。

8可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：你所知道的可編程邏輯器件有哪些？

PAL，PLD，CPLD，F(xiàn)PGA。

9試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。

moduledff8(clk,reset,d,q);

inputclk;

inputreset;

input[7:0]d;

output[7:0]q;

reg[7:0]q;

always@(posedgeclkorposedgereset)

if(reset)

q<=0;

else

q<=d;

endmodule硬件工程師筆試面試題及答案（FPGA相關(guān)）2009-10-1915:371、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）異步電路主要是組合邏輯電路，但它同時(shí)也用在時(shí)序電路中，沒有統(tǒng)一的時(shí)鐘，狀態(tài)變化的時(shí)刻是不穩(wěn)定的。在異步電路設(shè)計(jì)中一般采用Latch。

同步電路是由時(shí)序電路（寄存器和各種觸發(fā)器）和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘CLK，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿（或下降沿）完成的。在同步電路設(shè)計(jì)中一般采用D觸發(fā)器。3、什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)（漏極或者集電極開路），由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。（線或則是下拉電阻）4、什么是Setup和Holdup時(shí)間？（漢王筆試）5、setup和holdup時(shí)間,區(qū)別.（南山之橋）6、解釋setuptime和holdtime的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。（未知）7、解釋setup和holdtimeviolation，畫圖說明，并說明解決辦法。（威盛VIA）Setup/holdtime是測試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setuptime。如不滿足setuptime，這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

建立時(shí)間(SetupTime)和保持時(shí)間（Holdtime）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)亞穩(wěn)態(tài)（metastability）的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。8、說說對(duì)數(shù)字邏輯中的競爭和冒險(xiǎn)的理解，并舉例說明競爭和冒險(xiǎn)怎樣消除。（仕蘭微電子）9、什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的（冗余）消去項(xiàng)，但是不能避免功能冒險(xiǎn)，二是在芯片外部加電容，三是增加選通電路。

10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）

常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（EmitterCoupledLogic）、PECL（Pseudo/PositiveEmitterCoupledLogic）、LVDS（LowVoltageDifferentialSignaling）、GTL（GunningTransceiverLogic）、BTL（BackplaneTransceiverLogic）、ETL（enhancedtransceiverlogic）、GTLP（GunningTransceiverLogicPlus）；RS232、RS422、RS485（12V，5V，3.3V）；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。

CMOS的高低電平分別為:Vih>=0.7VDD，Vil<=0.3VDD；Voh>=0.9VDD，Vol<=0.1VDD.

TTL的為:Vih>=2.0v，Vil<=0.8v；Voh>=2.4v，Vol<=0.4v.

上拉電阻應(yīng)用：

1、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路要輸出“1”時(shí)才需要加上拉電阻，不加根本就沒有高電平。

3、為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻，但在有時(shí)用OC門作驅(qū)動(dòng)（例如：控制一個(gè)LED）灌電流工作時(shí)就可以不加上拉電阻。

或者說：對(duì)于非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。

4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。

5、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

6、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

上拉電阻阻值的選擇原則包括：

1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。

2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠??；電阻小，電流大。

3、對(duì)于高速電路，過大的上拉電阻可能邊沿變平緩。

綜合考慮以上三點(diǎn)，通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理。

11、如何解決亞穩(wěn)態(tài)。（飛利浦－大唐筆試）

觸發(fā)器的建立時(shí)間或保持時(shí)間不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)。

此時(shí)觸發(fā)器的輸出處于一種不確定狀態(tài)，即輸出的電平不在有效電平范圍之內(nèi)，可能是振蕩、毛刺或固定的某一電壓。

經(jīng)過決斷時(shí)間，觸發(fā)器將穩(wěn)定到0或1上，但究竟是0還是1，是隨機(jī)的，所以亞穩(wěn)定可能造成邏輯錯(cuò)誤。

但更嚴(yán)重的危害是本級(jí)電路的亞穩(wěn)態(tài)可能會(huì)使下一級(jí)電路也產(chǎn)生亞穩(wěn)態(tài)，這樣擴(kuò)大了故障面，甚至導(dǎo)致系統(tǒng)癱瘓。

解決辦法：通過兩級(jí)觸發(fā)器級(jí)聯(lián)可以將發(fā)生亞穩(wěn)態(tài)的概率降低到很低的程度，或者用其他的同步機(jī)制。

具體見：/gilbertjuly/blog/item/da229d2f2ea9c35a4ec226f5.html

12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋）

同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。

13、MOORE與MEELEY狀態(tài)機(jī)的特征。（南山之橋）

Moore狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān)，Mealy狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān)，而且與當(dāng)前輸入值有關(guān)。

14、多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨時(shí)域。（南山之橋）

不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響，其中對(duì)于單個(gè)控制信號(hào)可以用兩級(jí)同步器，如電平、邊沿檢測和脈沖，對(duì)多位信號(hào)可以用FIFO，雙口RAM，握手信號(hào)等。

跨時(shí)域的信號(hào)要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號(hào)，要送到時(shí)鐘域2，那么在這個(gè)信號(hào)送到時(shí)鐘域2之前，要先經(jīng)過時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。這個(gè)同步器就是兩級(jí)d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號(hào)，可能不滿足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩(wěn)態(tài)，因?yàn)樗鼈冎g沒有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號(hào)。比如控制信號(hào)，或地址。當(dāng)同步的是地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個(gè)同步器在起作用，這樣可以降低出錯(cuò)概率，像異步FIFO的設(shè)計(jì)中，比較讀寫地址的大小時(shí)，就是用這種方法。如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。

我們可以在跨越ClockDomain時(shí)加上一個(gè)低電平使能的LockupLatch以確保Timing能正確無誤。

15、給了reg的set