基于asp和zynq-oul總線的高速數(shù)字視頻采集系統(tǒng)

基于asp和zynq-oul總線的高速數(shù)字視頻采集系統(tǒng)

高速計(jì)算和大數(shù)據(jù)寬帶的特點(diǎn)使許多ps或單個fs方案的處理需求仍然困難。然而，對于sd-f或android擴(kuò)展方案，系統(tǒng)硬件的設(shè)計(jì)難度大，可靠性低，無法滿足小型設(shè)計(jì)和高集成度設(shè)計(jì)的需要。為此,本文采用了Xilinx公司的Zynq-7000系列ARM+FPGA的全可編程單芯片解決方案作為視頻采集平臺,設(shè)計(jì)可用于實(shí)時視頻處理需求的視頻采集平臺。1基于fpga的系統(tǒng)參數(shù)設(shè)計(jì)和連接本系統(tǒng)的設(shè)計(jì),采用了Digilent公司的Zedboard開發(fā)平臺作為硬件驗(yàn)證平臺,OV7725作為圖像傳感器,Zedboard自帶的VGA模塊作為視頻圖像輸出模塊。系統(tǒng)設(shè)計(jì)分為視頻采集模塊、Zynq-7000系統(tǒng)模塊、VGA系統(tǒng)模塊三部分分別進(jìn)行設(shè)計(jì)、仿真分析、硬件驗(yàn)證,采用總-分-總的設(shè)計(jì)思想,最終將模塊級聯(lián),通過FIFO進(jìn)行數(shù)據(jù)的跨時鐘域設(shè)計(jì)并進(jìn)行硬件電路驗(yàn)證。具體設(shè)計(jì)方案如圖1所示。在FIFO于Zynq-7000系統(tǒng)的連接中,由于數(shù)據(jù)需要通過HP端口進(jìn)行交互,故采用AXI4協(xié)議進(jìn)行系統(tǒng)連接。通過查閱Zynq-7000應(yīng)用手冊,可知HP端口的映射地址為0x00100000~0x3FFFFFFF,且每個HP口映射地址為1G,故本設(shè)計(jì)使用0x1C000000作為圖像讀寫首地址,為保證圖像讀寫順利,并考慮到以后基于該平臺的應(yīng)用實(shí)現(xiàn),對圖像采集進(jìn)行三幀緩存,故采用起始地址為0x1C000000、0x1C200000及0x1C400000三塊內(nèi)存空間作為圖像緩存空間。2視頻采集系統(tǒng)的模塊設(shè)計(jì)2.1fpga圖像輸出在本設(shè)計(jì)中,圖像傳感器采用OV7725傳感器,該傳感器配置采用SCCB總線,圖像數(shù)據(jù)傳輸采用DVP接口。該傳感器支持VGA、QVGA等圖像分辨率,最高支持60fps采集輸出速度,提供8bit/10bit位寬傳輸格式。分析數(shù)據(jù)手冊后可知,該傳感器僅支持RGB565/555/444或YUV/YCbCr4:2:2圖像輸出格式,或采用RAWRBG圖像輸出格式進(jìn)行圖像輸出。考慮到該平臺后期應(yīng)用開發(fā)的靈活性,最終選擇RAW格式輸出,FPGA內(nèi)建3X3線性插值算法,采用二級移位寄存器IP核生成矩陣插值信號,而后進(jìn)行插值計(jì)算,從而得到RGB888圖像格式。具體設(shè)計(jì)框圖如圖2所示。2.2axi總線協(xié)議在SOC系統(tǒng)設(shè)計(jì)中,高級微控制器總線結(jié)構(gòu)(AdvancedMicrocontrollerBusArchitecture,AMBA)被廣泛采用,已經(jīng)迅速成為SOC結(jié)構(gòu)和IP核開發(fā)的標(biāo)準(zhǔn)Zynq-7000平臺內(nèi)部的ARM平臺(PS部分)與FPGA平臺(PL部分)的連接都是基于AXI總線協(xié)議。該協(xié)議與傳統(tǒng)的AHB和APB片內(nèi)總線協(xié)議相比,具有更低的延遲和更高的速率、帶寬。AXI協(xié)議一般用于系統(tǒng)內(nèi)部主從設(shè)備之間的數(shù)據(jù)交互,主從設(shè)備之間的連接需要一個握手信號。主設(shè)備通過數(shù)據(jù)有效信號(WVALID/RVALID)向從設(shè)備發(fā)送數(shù)據(jù)傳輸請求,當(dāng)從設(shè)備空閑時,其通過反饋一個“準(zhǔn)備好”(WREADY/RREADY)信號,向主設(shè)備表示可以開始數(shù)據(jù)傳輸,從而建立主從設(shè)備之間的數(shù)據(jù)傳輸通道,無論主從任何一方撤銷握手信號,連接將中斷,等待下一次握手信號的建立,這種握手機(jī)制的建立,有效保證了數(shù)據(jù)傳輸?shù)目煽啃?使其時序收斂更為容易。具體傳輸時序如圖3、圖4所示在寫過程傳輸中,通過AWVALID和AWREADY信號進(jìn)行地址傳輸握手,從而告知寫入地址,而后通過WVALID和WREADY進(jìn)行數(shù)據(jù)傳輸握手,打開數(shù)據(jù)傳輸通道進(jìn)行數(shù)據(jù)傳輸,最后由響應(yīng)通道的BREADY和BVALID握手信號告知數(shù)據(jù)寫入結(jié)果,BRESP信號表示寫入成功信號。2.3zynq-7000系統(tǒng)實(shí)現(xiàn)Zynq-7000系列芯片是基于Xilinx全可編程SoC架構(gòu)設(shè)計(jì)的新產(chǎn)品。該系列產(chǎn)品集成了特性豐富的雙核ARMCortex-9核心及Xilinx可編程邏輯結(jié)構(gòu),內(nèi)建性能出色,功耗較低的HPL(高性能低功耗)端口。該芯片內(nèi)部的PS部分包括核心的ARMCortex-9雙核處理器以及片上存儲器、外部存儲器擴(kuò)展接口,以及配置豐富的外設(shè)IO口Xilinx對全可編程Zynq-7000系列芯片設(shè)計(jì)了軟硬件獨(dú)立開發(fā)的EDA工具,包括基于硬件設(shè)計(jì)(RTL/IP核)的Vivado工具和基于Eclipse核的SDK軟件開發(fā)、調(diào)試工具。在本設(shè)計(jì)中,系統(tǒng)采用Zynq-7000核心(PS部分)與PL部分設(shè)計(jì)的圖像采集、顯示模塊進(jìn)行數(shù)據(jù)交互的設(shè)計(jì)方案,但由于Zynq-7000的HP端口設(shè)計(jì)為AXI3協(xié)議,故通過加入Xilinx提供的AXIinterconnectIP核進(jìn)行硬件協(xié)議轉(zhuǎn)換,保證AXI4協(xié)議的兼容性與數(shù)據(jù)傳輸?shù)目煽啃浴Ｍ瑫r,為保證系統(tǒng)軟硬件交互性,以及可實(shí)現(xiàn)由軟件控制硬件視頻通路傳輸?shù)墓δ艿确矫婵紤],重新定制了基于AXI4-Lite接口的軟硬件命令數(shù)據(jù)交互通路,進(jìn)行圖像傳輸通路的控制,該控制通路通過Zynq-7000的GP0接口進(jìn)行數(shù)據(jù)傳輸,通過一個8位寄存器對數(shù)據(jù)采集通路進(jìn)行控制。2.4輸出編碼格式由于本系統(tǒng)采用的硬件驗(yàn)證平臺為Zedboard平臺,其中預(yù)留的VGA接口為電阻網(wǎng)絡(luò)模擬搭建的RGB444圖像輸出格式。由上小節(jié)所述可知,攝像頭采集后插值得到的圖像為RGB888格式,考慮到驗(yàn)證的簡單性,采用保留高位數(shù)據(jù)值,截?cái)嗖⑸釛壍臀粩?shù)據(jù)的方法來保證顯示格式的正常和硬件驗(yàn)證的順利進(jìn)行。而由于設(shè)計(jì)采用的視頻輸出分辨率為640X480,因此采用VGA640X480@60fps輸出格式進(jìn)行視頻顯示。3系統(tǒng)驗(yàn)證與分析3.1常用的單次突發(fā)讀取仿真在AXI4總線設(shè)計(jì)過程中,由于總線協(xié)議較為復(fù)雜,因此采用了行為仿真與硬件電路硬件結(jié)合的方式進(jìn)行驗(yàn)證。本設(shè)計(jì)首先采用Modelsim10.2對VerilogHDL硬件描述語言設(shè)計(jì)的AXI4總線進(jìn)行行為仿真分析。在該仿真中,設(shè)定數(shù)據(jù)位寬為32位,單詞突發(fā)長度為16次。由于AMBAAXI4總線標(biāo)準(zhǔn)規(guī)定,單次數(shù)據(jù)傳輸應(yīng)進(jìn)行4k字節(jié)對齊,因此在仿真設(shè)計(jì)中,設(shè)計(jì)傳輸數(shù)據(jù)個數(shù)為1024,即4k字節(jié)數(shù)據(jù)。單次突發(fā)讀寫仿真結(jié)果如圖5、圖6所示:由于Zynq-7000內(nèi)部的PS端留有AXI4總線接口(HP端口),通過本設(shè)計(jì)實(shí)現(xiàn)的AXI4總線與PS進(jìn)行連接,PL部分設(shè)計(jì)簡單計(jì)數(shù)器,通過與AXI4總線連接,將計(jì)數(shù)器值通過AXI4總線寫入與PS連接的DDR3中,并與PS端進(jìn)行數(shù)據(jù)共享,同時通過AXI4總線將數(shù)據(jù)讀回,具體設(shè)計(jì)如圖7所示。通過Xilinx提供的SDK軟件調(diào)試工具的內(nèi)存監(jiān)視功能對內(nèi)存數(shù)據(jù)查看,最終驗(yàn)證AX-I4協(xié)議的硬件電路實(shí)現(xiàn),證明該總線的實(shí)現(xiàn)可滿足HP端口進(jìn)行數(shù)據(jù)通信的功能。3.2基于成模測試結(jié)果本設(shè)計(jì)只采用了OV7725傳感器作為外設(shè),數(shù)據(jù)傳輸速率較低,接口電路簡單,故直接采用杜邦線與Zedboard進(jìn)行連接的方式搭建硬件平臺,系統(tǒng)圖像分辨率為640X480,主控芯片主頻為100MHz,DDR內(nèi)存芯片工作頻率為533.3MHz。采用VerilogHDL硬件描述語言進(jìn)行RTL級硬件設(shè)計(jì),通過Modelsim10.2仿真軟件進(jìn)行行為仿真,并最終采用Vivado2015.4EDA軟件進(jìn)行硬件綜合、布局布線,并導(dǎo)入SDK中進(jìn)行軟件設(shè)計(jì)及調(diào)試,由硬件提供的ILA邏輯分析IP核與軟件設(shè)計(jì)提供的GDBDebug工具進(jìn)行軟件調(diào)試,利用內(nèi)存監(jiān)視工具對內(nèi)存數(shù)據(jù)進(jìn)行查看等方式進(jìn)行軟硬件聯(lián)合調(diào)試,最終完善了系統(tǒng)功能設(shè)計(jì),滿足了設(shè)計(jì)的功能需求。系統(tǒng)工作效果圖如圖8所示。測試結(jié)果可以看出,系統(tǒng)實(shí)時圖像顯示較為清晰,畫面穩(wěn)定,功能設(shè)計(jì)符合要求。但視頻顯示分色現(xiàn)象較為明顯。經(jīng)過查閱資料并對系統(tǒng)進(jìn)行分析,發(fā)現(xiàn)該情況的產(chǎn)生是由于RGB888直接轉(zhuǎn)換為RGB444造成的數(shù)據(jù)截?cái)嗟挠绊?。因?下一步本系統(tǒng)將利用Zedboard預(yù)留的HDMI接口與