FPGA時(shí)序約束之時(shí)序路徑和時(shí)序模型

第第頁(yè)FPGA時(shí)序約束之時(shí)序路徑和時(shí)序模型2時(shí)序路徑

時(shí)序路徑作為時(shí)序約束和時(shí)序分析的物理連接關(guān)系，可分為片間路徑和片內(nèi)路徑。

片間路徑是指（FPGA）（芯片）與外圍芯片的物理路徑；

片內(nèi)路徑是指FPGA芯片內(nèi)部根據(jù)設(shè)計(jì)的代碼所實(shí)現(xiàn)的路徑；

時(shí)序約束和時(shí)序分析所關(guān)注的是片間路徑，如下圖所示；

3時(shí)序模型

FPGA的典型的時(shí)序模型如下圖所示，完整的時(shí)序路徑包括包括源（時(shí)鐘）路徑、傳輸路徑、組合邏輯和目的時(shí)鐘路徑，也可以表示為觸發(fā)器（FF）+線路（Rou（te））+組合邏輯（（Logic））+觸發(fā)器（FF）的模型。

根據(jù)上圖的時(shí)序模型，在進(jìn)行時(shí)序（電路設(shè)計(jì)）時(shí)，時(shí)序需滿(mǎn)足一定的要求，圖中該路徑的建立時(shí)間時(shí)序要求為：

Tclk≥Tco+Tlogic+Troute+Tsetup-Tskew；

其中，

Tclk為時(shí)鐘周期；

Tco為發(fā)送端寄存器時(shí)鐘到輸出時(shí)間；

Tlogic為組合邏輯時(shí)間延遲；

Troute為兩級(jí)（寄存器）（兩個(gè)寄存器）之間的布線延遲；

Tsetup為接收端寄存器建立時(shí)間；

Tskew為兩級(jí)寄存器的時(shí)鐘歪斜（即到達(dá)寄存器的時(shí)間偏差），其值等于時(shí)鐘同邊沿到達(dá)兩個(gè)寄存器時(shí)鐘端口的時(shí)間差。

上述為建立時(shí)間的時(shí)序要求。下面講述一下保持時(shí)間時(shí)序要求：

保持時(shí)間相對(duì)來(lái)說(shuō)要難理解，是指數(shù)據(jù)在時(shí)鐘上升沿后需保持的最小時(shí)間量，這里已經(jīng)在上一篇講解過(guò)。通俗意思是說(shuō)寄存器1的數(shù)據(jù)不能太快到達(dá)寄存器2，以防止寄存器2采集新數(shù)據(jù)太快而導(dǎo)致原來(lái)的數(shù)據(jù)被覆蓋。

NOTE:保持時(shí)間約束是對(duì)同一個(gè)時(shí)鐘邊沿約束，而不是對(duì)下一個(gè)時(shí)鐘進(jìn)行約束。

詳細(xì)描述：如上圖，寄存器2在邊沿2時(shí)刻剛剛捕獲寄存器1在邊沿1時(shí)刻發(fā)出的數(shù)據(jù)，若寄存器1在邊沿2時(shí)刻發(fā)出的數(shù)據(jù)過(guò)快到達(dá)寄存器2，則會(huì)沖掉前面的數(shù)據(jù)，因此保持時(shí)間約束的是同一個(gè)邊沿（這里要注意，實(shí)際是同一個(gè)時(shí)鐘源，所以說(shuō)是同一個(gè)邊沿）。

在時(shí)鐘沿到達(dá)之后，數(shù)據(jù)要保持Thold的時(shí)間，如上圖所示（圖中為表示方便加大了時(shí)序?qū)挾?，?shí)際上比較?。獫M(mǎn)足以下公式：

Tco+Tlogic+Troute≥Tskew+Thold