《高性能超標(biāo)量CPU：微架構(gòu)剖析與設(shè)計(jì)》讀書(shū)筆記模板

高性能超標(biāo)量CPU：微架構(gòu)剖析與設(shè)計(jì)讀書(shū)筆記模板01思維導(dǎo)圖目錄分析精彩摘錄內(nèi)容摘要讀書(shū)筆記作者介紹目錄0305020406思維導(dǎo)圖設(shè)計(jì)高性能設(shè)計(jì)相關(guān)架構(gòu)架構(gòu)第章高性能設(shè)計(jì)指令第章原理單元緩沖概述結(jié)構(gòu)技術(shù)隊(duì)列數(shù)據(jù)本書(shū)關(guān)鍵字分析思維導(dǎo)圖內(nèi)容摘要內(nèi)容摘要《高性能超標(biāo)量CPU：微架構(gòu)剖析與設(shè)計(jì)》基于當(dāng)前主流的高性能CPU設(shè)計(jì)規(guī)格，全面介紹了高性能超標(biāo)量CPU微架構(gòu)的設(shè)計(jì)，并做出對(duì)應(yīng)的分析。主要內(nèi)容包括業(yè)界主流高性能處理器架構(gòu)及超標(biāo)量流水線背景知識(shí)（第1章）；CPU前端，包括指令提取單元、分支預(yù)測(cè)單元、指令譯碼單元的設(shè)計(jì)和優(yōu)化，以及指令緩存的相關(guān)設(shè)計(jì)（第2、3章）；分支預(yù)測(cè)單元的原理、設(shè)計(jì)和優(yōu)化，寄存器重命名與發(fā)射隊(duì)列的原理和設(shè)計(jì)（第4、5章）；執(zhí)行單元與浮點(diǎn)運(yùn)算單元的設(shè)計(jì)實(shí)現(xiàn)（第6、7章）；訪存單元與數(shù)據(jù)緩存設(shè)計(jì)（第8章）；重排序緩沖的原理及設(shè)計(jì)（第9章）；IntelP6CPU微架構(gòu)設(shè)計(jì)實(shí)例（第10章）。微架構(gòu)設(shè)計(jì)對(duì)應(yīng)于指令的生命周期，為讀者提供直觀和清晰的視角，便于讀者對(duì)高性能CPU設(shè)計(jì)深入理解?！陡咝阅艹瑯?biāo)量CPU：微架構(gòu)剖析與設(shè)計(jì)》提供了高清學(xué)習(xí)視頻，讀者可以直接掃描二維碼觀看。《高性能超標(biāo)量CPU：微架構(gòu)剖析與設(shè)計(jì)》可作為從事高性能CPU相關(guān)研發(fā)工作專業(yè)人員的參考書(shū)，或用作高等院校計(jì)算機(jī)及集成電路相關(guān)專業(yè)研究生和高年級(jí)本科生的教學(xué)參考用書(shū)，也可供對(duì)CPU設(shè)計(jì)感興趣的讀者閱讀。目錄分析1.1復(fù)雜指令集與精簡(jiǎn)指令集概述1.2ARM指令集概述1.3RISC-V指令集概述1.4MIPS指令集概述1.5超標(biāo)量CPU設(shè)計(jì)概述12345第1章CPU架構(gòu)與流水線技術(shù)概述1.2ARM指令集概述1.2.1條件執(zhí)行與跳轉(zhuǎn)類指令定義1.2.2數(shù)據(jù)處理與訪存類指令定義1.3RISC-V指令集概述1.3.1寄存器結(jié)構(gòu)與特權(quán)模式定義1.3.2RISC-V指令概述1.5超標(biāo)量CPU設(shè)計(jì)概述1.5.1流水線技術(shù)概述1.5.2超長(zhǎng)指令字設(shè)計(jì)2.1內(nèi)存的層次結(jié)構(gòu)與緩存的基本架構(gòu)2.3指令緩存的替換策略選擇2.2指令緩存分類與訪問(wèn)讀取第2章CPU前端與指令緩存設(shè)計(jì)2.4指令緩存的性能衡量標(biāo)準(zhǔn)與硬件預(yù)取設(shè)計(jì)2.5TLB與緩存的組織方式2.6微操作緩存與循環(huán)緩沖器設(shè)計(jì)2.7指令提取單元設(shè)計(jì)2.8指令譯碼單元設(shè)計(jì)12345第2章CPU前端與指令緩存設(shè)計(jì)2.2指令緩存分類與訪問(wèn)讀取2.2.1指令緩存結(jié)構(gòu)的分類2.2.2指令緩存的訪問(wèn)讀取2.3指令緩存的替換策略選擇2.3.1基于新近的策略設(shè)計(jì)2.3.2基于頻率的策略設(shè)計(jì)2.3.3最近最少/最常使用策略設(shè)計(jì)2.8指令譯碼單元設(shè)計(jì)2.8.1RISC指令譯碼設(shè)計(jì)2.8.2x86指令格式概述2.8.3x86指令譯碼設(shè)計(jì)3.1分支預(yù)測(cè)的原理3.3分支跳轉(zhuǎn)目標(biāo)預(yù)測(cè)3.2分支跳轉(zhuǎn)方向預(yù)測(cè)第3章分支預(yù)測(cè)單元設(shè)計(jì)3.5分支預(yù)測(cè)單元的設(shè)計(jì)思路3.4分支預(yù)測(cè)單元與取指令單元解耦合設(shè)計(jì)第3章分支預(yù)測(cè)單元設(shè)計(jì)3.2分支跳轉(zhuǎn)方向預(yù)測(cè)3.2.1基于飽和計(jì)數(shù)器的預(yù)測(cè)器設(shè)計(jì)3.2.2TAGE預(yù)測(cè)器及其衍生設(shè)計(jì)3.2.3感知機(jī)預(yù)測(cè)器設(shè)計(jì)3.3分支跳轉(zhuǎn)目標(biāo)預(yù)測(cè)3.3.1分支目標(biāo)緩沖與分支目標(biāo)緩沖子系統(tǒng)設(shè)計(jì)3.3.2返回棧設(shè)計(jì)3.3.3循環(huán)預(yù)測(cè)器設(shè)計(jì)3.3.4間接跳轉(zhuǎn)分支指令預(yù)測(cè)設(shè)計(jì)4.1寄存器重命名技術(shù)概述4.2寄存器重命名的原理與過(guò)程概述4.3寄存器重命名技術(shù)的設(shè)計(jì)空間4.4寄存器重命名的映射方法第4章寄存器重命名單元設(shè)計(jì)4.6寄存器重命名的實(shí)現(xiàn)過(guò)程4.5寄存器重命名可能的實(shí)現(xiàn)方案第4章寄存器重命名單元設(shè)計(jì)4.2寄存器重命名的原理與過(guò)程概述4.2.1發(fā)射隊(duì)列前讀寄存器重命名設(shè)計(jì)4.2.2發(fā)射隊(duì)列后讀寄存器重命名設(shè)計(jì)4.3寄存器重命名技術(shù)的設(shè)計(jì)空間4.3.1寄存器重命名的范圍與結(jié)構(gòu)4.3.2重命名緩沖的類型4.3.3寄存器重命名緩沖的數(shù)量設(shè)計(jì)4.3.4重命名緩沖的讀寫(xiě)端口設(shè)計(jì)5.1發(fā)射隊(duì)列的原理5.2發(fā)射隊(duì)列設(shè)計(jì)空間5.3操作數(shù)獲取策略5.4發(fā)射隊(duì)列的工作機(jī)制5.5發(fā)射隊(duì)列在超標(biāo)量CPU中的應(yīng)用12345第5章發(fā)射隊(duì)列設(shè)5.2發(fā)射隊(duì)列設(shè)計(jì)空間5.2.1發(fā)射隊(duì)列的范圍與結(jié)構(gòu)5.2.2發(fā)射隊(duì)列的類型與結(jié)構(gòu)參數(shù)5.3操作數(shù)獲取策略5.3.1發(fā)射隊(duì)列前讀寄存器與發(fā)射隊(duì)列后讀寄存器策略5.3.2整型和浮點(diǎn)寄存器分開(kāi)的操作數(shù)獲取策略5.3.3發(fā)射隊(duì)列前讀寄存器與發(fā)射隊(duì)列后讀寄存器的比較6.1算術(shù)邏輯運(yùn)算單元設(shè)計(jì)6.2定點(diǎn)乘法運(yùn)算設(shè)計(jì)6.3單指令多數(shù)據(jù)SIMD設(shè)計(jì)6.4旁路絡(luò)設(shè)計(jì)第6章執(zhí)行單元設(shè)計(jì)6.1算術(shù)邏輯運(yùn)算單元設(shè)計(jì)6.1.1加減法類與移位類指令的實(shí)現(xiàn)6.1.2前導(dǎo)零檢測(cè)指令實(shí)現(xiàn)6.2定點(diǎn)乘法運(yùn)算設(shè)計(jì)6.2.1部分積生成器實(shí)現(xiàn)6.2.2部分積壓縮器實(shí)現(xiàn)7.1浮點(diǎn)數(shù)據(jù)格式與運(yùn)算標(biāo)準(zhǔn)——IEEE7547.2浮點(diǎn)加法運(yùn)算原理與設(shè)計(jì)7.3浮點(diǎn)乘法運(yùn)算原理與設(shè)計(jì)7.4浮點(diǎn)除法/開(kāi)方運(yùn)算原理與設(shè)計(jì)第7章浮點(diǎn)運(yùn)算單元設(shè)計(jì)7.2浮點(diǎn)加法運(yùn)算原理與設(shè)計(jì)7.2.1浮點(diǎn)加法數(shù)據(jù)流設(shè)計(jì)7.2.2雙路徑算法原理與實(shí)現(xiàn)7.2.3前導(dǎo)零預(yù)測(cè)編碼原理與實(shí)現(xiàn)7.2.4并行糾錯(cuò)樹(shù)原理與實(shí)現(xiàn)7.4浮點(diǎn)除法/開(kāi)方運(yùn)算原理與設(shè)計(jì)7.4.1SRT算法原理與實(shí)現(xiàn)7.4.2Newton-Raphson迭代法原理與實(shí)現(xiàn)7.4.3Goldschmidt迭代法原理與實(shí)現(xiàn)8.1內(nèi)存模型概述8.2數(shù)據(jù)緩存概述8.3數(shù)據(jù)緩存控制設(shè)計(jì)8.4數(shù)據(jù)緩存預(yù)取技術(shù)第8章訪存單元設(shè)計(jì)8.1內(nèi)存模型概述8.1.1內(nèi)存類型概述8.1.2內(nèi)存格式概述8.1.3內(nèi)存的訪問(wèn)順序8.1.4內(nèi)存指令概述8.2數(shù)據(jù)緩存概述8.2.1數(shù)據(jù)緩存層次概述8.2.2緩存技術(shù)的應(yīng)用與發(fā)展8.3數(shù)據(jù)緩存控制設(shè)計(jì)8.3.1訪存控制結(jié)構(gòu)概述8.3.2Load指令執(zhí)行流程8.3.3Store指令執(zhí)行流程8.3.4LoadStore交織執(zhí)行流程8.4數(shù)據(jù)緩存預(yù)取技術(shù)8.4.1數(shù)據(jù)緩存硬件預(yù)取原理8.4.2數(shù)據(jù)緩存硬件預(yù)取結(jié)構(gòu)8.4.3數(shù)據(jù)緩存硬件預(yù)取模式9.1重排序緩沖的原理9.3重排序緩沖運(yùn)行示例9.2重排序緩沖的設(shè)計(jì)空間第9章重排序緩沖設(shè)計(jì)9.2重排序緩沖的設(shè)計(jì)空間9.2.1重排序緩沖的范圍布局與對(duì)執(zhí)行結(jié)果的存儲(chǔ)9.2.2重排序緩沖的條目與端口數(shù)量10.1IntelP6微架構(gòu)概述10.3IntelP6微架構(gòu)前端設(shè)計(jì)10.2IntelP6微架構(gòu)的流水線設(shè)計(jì)第10章高性能CPU設(shè)計(jì)實(shí)例：IntelP6微架構(gòu)10.5IntelP6微架構(gòu)內(nèi)存子系統(tǒng)設(shè)計(jì)10.4IntelP6微架構(gòu)亂序執(zhí)行引擎設(shè)計(jì)第10章高性能CPU設(shè)計(jì)實(shí)例：IntelP6微架構(gòu)10.3IntelP6微架構(gòu)前端設(shè)計(jì)10.3.1指令提取單元設(shè)計(jì)10.3.2分支預(yù)測(cè)單元設(shè)計(jì)10.3.3指令譯碼單元設(shè)計(jì)10.3.4寄存器別名表設(shè)計(jì)10.3.5分配器設(shè)計(jì)10.4IntelP6微架構(gòu)亂序執(zhí)行引擎設(shè)計(jì)10.4.1保留站設(shè)計(jì)10.4.2重排序緩沖設(shè)計(jì)10.4.3P6微架構(gòu)亂序執(zhí)行示例讀書(shū)筆