計算機組成原理復習(考研)題10

研究生入學試卷十一．選擇題（每小題1分，共10分）。已知定點整數(shù)X的原碼為IXn-1Xn-2……X0,且X>-2n-1,則必有—。A．Xn-1=0 B.Xn-1=1n-1 n-1C.X“1=0且X0~Xn-2不全為0 D?Xn-i=1且X°?X不全為0運算器雖有許多部件組成,但核心部件是___。數(shù)據(jù)總線 B.算術邏輯運算單元 C.多路開關 D.累加寄存器某計算機字長16位，它的存儲容量是64K，若按字節(jié)編址，那么它的尋址范圍是__。0—64KB.0—32K C.0—64KBD.0—32KB算術右移指令執(zhí)行的操作是___。符號位填0，并順次右移1位，最低位移至進位標志位。符號位不變，并順次右移1位，最低位移至進位標志位。進位標志位移至符號位，順次右移1位，最低位移至進位標志位。符號位填1，并順次右移1位，最低位移至進位標志位。由于CPU內(nèi)部的操作速度較快，而CPU訪問一次主存所花的時間較長，因此機器周期通常用___來規(guī)定。A.主存中讀取一個指令字的最短時間 B.主存中讀取一個數(shù)據(jù)字的最長時間C.主存中寫入一個數(shù)據(jù)字的平均時間 D.主存中取一個數(shù)據(jù)字的平均時間為了確定下一條微指令的地址，通常采用斷定方式，基本思想是___。用程序計數(shù)器PC來產(chǎn)生后繼微指令地址。用微程序計數(shù)器UPC來產(chǎn)生后繼微指令地址。通過微指令順序控制字段由設計者指定或由設計者指定的判別字段控制產(chǎn)生后繼微指令地址。通過指令中指定一個專門字段來控制產(chǎn)生后繼微指令地址。系統(tǒng)總線中控制線的功能是___。提供主存，I/O接口設備的控制信號和響應信號.提供數(shù)據(jù)信息.提供時序信號.提供主存，I/O接口設備的響應信號。用于筆記本電腦的外存儲器是___。A.軟磁盤 B.硬磁盤 C.固態(tài)盤 D.光盤中斷向量地址是___。A.子程序入口地址 B.中斷服務例行程序入口地址C.中斷服務例行程序入口地址的指示器 D.例行程序入口地址IEEE1394的高速特性適合于新型高速硬盤和多媒體數(shù)據(jù)傳送它的數(shù)據(jù)傳送率可以是___。A.100兆位/s B.200兆位/s C.400兆位/s D.300兆位/s二.填空題（每小題3分，共18分）。虛擬存儲器指的是A.—層次，它給用戶提供了一個比實際B.—空間大得多的C.—空間.—個較完善的指令系統(tǒng)應包含A._類指令，B._類指令，C._類指令，程序控制類指令，I/O類指令，字符串類指令，系統(tǒng)控制類指令。當今的CPU芯片除了包括定點運算器和控制器外,還包括A.——運算器和C.—管理等部件。PCI總線是當前流行的總線，是一個高A.—且與B.—無關的C.—總線，又是一個至關重要的D.—總線。輸入設備分A.輸入設備，B. 輸入設備，C.輸入設備幾類。SCSI是處于A.—和B.—之間的并行I/O接口，可允許連接C.—臺不同類型的高速外圍設備。二?（12分）設有兩個十進制數(shù)：x=-0.875x2i,y=0.625x22,（1） 將x,y的尾數(shù)轉(zhuǎn)換為二進制補碼形式。（2） 設階碼2位，階符1位，數(shù)符1位，尾數(shù)3位，通過補碼運算規(guī)則求出z=x-y的二進制浮點規(guī)格化結(jié)果。四?（12分）設存儲器容量為4M字，字長32位，模塊數(shù)m=4,分別用順序方式和交叉方式進行組織，存儲周期T=200ns,數(shù)據(jù)總線寬度32位，總線傳送周期T=50ns?問順序存儲器和交叉存儲器帶寬各是多少？五?（12分）指令格式如下所示。OP為操作碼字段，試分析指令格式特點。15 10 7 32 0OP源寄存器基值寄存器偏移量（16位）六-（12分）運算器結(jié)構如圖A10.1示。IR為指令寄存器，R1—R3為三個通用寄存器，其中任何一個可作為源寄存器或目標寄存器,A和B是三選一多路開關，通路的選擇分別由AS,AS和BS,BS控制。（如BSBS=01選擇R,10選擇R,11選擇R）。SS是ALU的操作0 1 0 1 0 1 1 2 3 12性質(zhì)控制端，功能如下：SS=00ALU輸出B SS=01ALU輸出A+BSS=10ALU輸出A—B SS=11 ALU輸出!B現(xiàn)有四條機器指令，其操作碼OP功能如下:指令名稱OP指令功能MOV00從源寄存器傳送一個數(shù)到目標寄存器ADD01源寄存器和目標寄存器內(nèi)容相加后送目標寄存器COM10源寄存器內(nèi)容取反后送目標寄存器ADT11十進制加法指令，修正量Q在R.a,b數(shù)在R和RALU-*BUSssAAALU —+11%■-ssAAALU —+11%■-. nc—ni10!-|1”D]01:iFtrnft"nr1 B$!圖A10.1(1)請設計微指令格式。⑵假定“取指”微指令完成從主存M取指令到IR,畫出四條機器指令的微程序流程圖。請標出具體微地址和測試標志。七-(12分)分析說明圖A10.2所示某七-(12分)分析說明圖A10.2所示某CPU總線周期時序圖。KM55553? L Jffll?5結(jié)皋圖A10.2

八．(12分)如圖A10.3所示是從實時角度觀察到的中斷嵌套。試問：這個中斷系統(tǒng)可實現(xiàn)幾重中斷？并分析圖中的中斷過程？圖A10.3研究生入學試卷十答案一．選擇題1.C1.C2.B3.B 4.B5.A6.C8.C9.C10.A.B.C二?填空題7.A,DC.C.虛擬地址C.邏輯運算C.存儲D.層次A.主存一外存 B.主存A.數(shù)據(jù)傳送 B.算術運算A.cache B.浮點A.帶寬B.處理器C.標準A.圖形 B.圖象 C.語音A.主適配器 B.智能設備控制器 C.17-15三?解：(1)設S1為x的尾數(shù)，S2為y的尾數(shù)，則S1=(-0.875)10=(-0.111)2[S]=1.0011補S=(0.625)=(+0.101)2102[S]=0.1012補(2)求z=x-y的二進制浮點規(guī)格化結(jié)果。對階：設x的階碼為jx,y的階碼為jy,jx=(+01)2，jy=(+10)2，jx-jy=(01)2-(10)2=(-01)2，小階的尾數(shù)S1右移一位S1=(-0.0111)2，jx階碼加1,則jx=(10)2=jy,經(jīng)舍入后,S1=(-0,100)2,對階完畢。x=2jxxS1=2(io)2x(—O.1OO)2y=2jyxS2=2(io)2x(+0.101)2尾數(shù)相減[S1] =11.100補+ [—S2] =11.011補[S1—S2] =10.111尾數(shù)求和絕對值大于1補尾數(shù)右移一位，最低有效位舍掉，階碼加i（右規(guī)），貝y[si-s2]補=li.oii補（規(guī)格化數(shù)），jx=jy=11規(guī)格化結(jié)果011.1011四?解：順序存儲器和交叉存儲器連續(xù)讀出m=4個字的信息總量都是q=32位X4=128位順序存儲器和交叉存儲器連續(xù)讀出4個字所需的時間分別是t2=mT=4x200ns=800ns=8x10—7（s）J=T+（m-l）t=200ns+3x50ns=350ns=3.5x10-7 （S）順序存儲器帶寬W2=q/12=128/（8x10-7）=16x107（位/S）交叉存儲器帶寬W]=q/1]=128/（3.5xl0-7）=36.5x107（位/S）五?解：（1）操作碼字段0P為16位，可指定26=64（2） 雙字長（32位）二地址指令，用于訪問存儲器。（3） 一個操作數(shù)在源寄存器（共32個），另一個操作數(shù)在存儲器中（由基值寄存器和偏移量決定）。所以是RS型指令。六?解：（1）假設控存容量為16單元從總框圖看到:控制信號共有12個,CM容量為16單元,需占用4位下地址字段,判別測試字段需2位.分析機器指令級的指令格式與A,B兩個多路開關的控制方式后發(fā)現(xiàn)，AS0,AS卡口

BS0,BS：四個控制信號可以直接由機器指令級上的源字段和目標字段控制J,但ADT指令例外.

為此微指令中設A,B二個微命令，用以產(chǎn)生AS0,AS],BS0,BS]信號.另外丄DR]—LDR3三個控制

信號可以由微指令級提供一個控制信號LDR,然后與機器指令級上的目標字段進行組合譯碼

i

后產(chǎn)生微指令格式如下:A BSIS2+1!ALU-BUSLDRiLDIRPlP2uA3-uA011211112位4位(2)微指令流程如圖A10.4所示:圖A10.4七?解：該總線系統(tǒng)采用同步定時協(xié)議。總線周期是在時鐘信號CLK和CLK2定時下完成的并與所有的機器周期保持時間上的同步。一個機器周期由2個CLK時鐘周期組成(T1，T2節(jié)拍)。機器周期1為讀指令周期(W/R=O,D/C=0,M/I0=1)。在T1時間主方CPU送出ADS=0信號，表式總線上的地址及控制信號有效，在T2時間末尾，從方存儲器讀出指令并送到數(shù)據(jù)線D0—D31上，同時產(chǎn)生READY=0信號，通知CPU本次“讀出”操作已完成。機器周期2為讀數(shù)據(jù)周期，除了D/C=1夕卜，其余與機器周期1相同。機器周期3為寫數(shù)據(jù)周期，W/R=1，寫入的數(shù)據(jù)由CPU輸出到數(shù)據(jù)線D0—D31上。假如在一個機器周期內(nèi)能完成寫入操作，則在T2末尾由存儲器產(chǎn)生READY=0信號，假如T2末尾尚未完成寫入操作(圖A10.2中所示)，則READY=1,并將T2延長一個時鐘周期。CPU在后一個T2末尾檢測READY=0，于是結(jié)束寫入周期°T2可以多次延長，直到READY=0為止。讀出周期也可按此方法處理。圖A10.2中還所示總線的空閑狀態(tài)，空閑狀態(tài)僅有一個Ti節(jié)拍，只要總線空閑，可以連續(xù)出現(xiàn)多個Ti節(jié)拍。八.解：該中斷系統(tǒng)可以實行5重中斷。中斷優(yōu)先級的順序是，優(yōu)先權1最高，主程序運行于最低優(yōu)先權（優(yōu)先權為6）。圖A10.3中出現(xiàn)了4重中斷。圖A10.3中中斷過程如下：主程序運行到T1時刻，響應優(yōu)先權4的中斷源的中斷請求并進行中斷服務；到T3時刻，優(yōu)先權4的中斷服務還未結(jié)束，但又出現(xiàn)了優(yōu)先權3的中斷源的中斷請