FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn) 課件 FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn) 課件 FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn) 課件 ch07VHDL設(shè)計(jì)進(jìn)階

FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn)VHDL設(shè)計(jì)進(jìn)階第七章英特爾FPGA中國(guó)創(chuàng)新中心系列叢書普通高等教育”十三五”規(guī)劃教材01行為描述行為描述所謂行為描述，就是對(duì)設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度遠(yuǎn)高于結(jié)構(gòu)描述方式。行為描述類似于高級(jí)縮程語言，當(dāng)描述一個(gè)設(shè)計(jì)實(shí)體的行為時(shí)，無須知道具體電路的結(jié)構(gòu)，只需要描述清楚輸入與輸出信號(hào)的行為，而無須花費(fèi)精力關(guān)注設(shè)計(jì)結(jié)構(gòu)的具體實(shí)現(xiàn)。行為描述采用行為描述方式時(shí)應(yīng)注意下面幾點(diǎn)：用行為描述方式設(shè)計(jì)電路，可以降低設(shè)計(jì)難度。行為描述只需表示輸入與輸出之間的關(guān)系，不需要包含任何結(jié)構(gòu)方面的信息。設(shè)計(jì)者只需寫出源程序，而電路的實(shí)現(xiàn)由EDA軟件自動(dòng)完成，實(shí)現(xiàn)電路的優(yōu)化程度，往往取決于綜合軟件的技術(shù)水平和器件的支持能力。在電路的規(guī)模較大或者需要描述復(fù)雜的邏輯關(guān)系時(shí)，應(yīng)首先考慮用行為描述方式進(jìn)行設(shè)計(jì)，如果設(shè)計(jì)的結(jié)果不能滿足資源占有率的要求，則應(yīng)改變描述方式。02數(shù)據(jù)流描述數(shù)據(jù)流描述用數(shù)據(jù)流方式設(shè)計(jì)電路與用傳統(tǒng)的邏輯方程設(shè)計(jì)電路很相似。顯見，f=ab+cd和f<=(aANDb)OR(cANDd)是很相似的。它們的差別僅在于描述邏輯運(yùn)算的邏輯符號(hào)及表達(dá)方式略有不同。數(shù)據(jù)流描述亦表示行為，但含有結(jié)構(gòu)信息，如進(jìn)程間的通信等，通常用并行語句進(jìn)行描述。數(shù)據(jù)流描述設(shè)計(jì)中只要有了布爾代數(shù)表達(dá)式就很容易將它轉(zhuǎn)換為VHDL的數(shù)據(jù)流表達(dá)式。轉(zhuǎn)換方法是用VHDL中的邏輯運(yùn)算符置換布爾邏輯運(yùn)算符即可。例如，用OR置換"+",用"<="置換"="。103結(jié)構(gòu)描述數(shù)據(jù)流描述用結(jié)構(gòu)描述設(shè)計(jì)1位全加器首先定義兩種元件：半加器和2輸入或門，然后一通過調(diào)用這兩種元件（元件例化）構(gòu)成1位全加器，再調(diào)用1位全加器進(jìn)步構(gòu)成4位加法器和8位加法器。1.半加器設(shè)計(jì)2.1位全加器設(shè)計(jì)104三態(tài)邏輯設(shè)計(jì)三態(tài)邏輯設(shè)計(jì)在數(shù)字系統(tǒng)中，經(jīng)常要用到三態(tài)邏輯電路，如果一個(gè)I/0引腳既要作為輸入，同時(shí)要作為輸出，則必然需要用到三態(tài)門。05分頻器設(shè)計(jì)分頻器設(shè)計(jì)在實(shí)際應(yīng)用中，我們經(jīng)常會(huì)遇到這樣的問題，需要進(jìn)行奇數(shù)次分頻，同時(shí)又要得到占空比是50%的方波波形。如果是偶數(shù)次分頻，得到占空比是50%的方波波形并不困難，比如進(jìn)行2N次分頻，只需在計(jì)數(shù)到N-1C從0開始計(jì)）時(shí)，波形翻轉(zhuǎn)即可；或者在最后一級(jí)加一個(gè)2分頻器也可實(shí)現(xiàn)。如果是奇數(shù)次分頻，可采用如下方法：用兩個(gè)計(jì)數(shù)器，一個(gè)由輸入時(shí)鐘上升沿觸發(fā)，另個(gè)由輸入時(shí)鐘下降沿觸發(fā)，最后將兩個(gè)計(jì)數(shù)器的輸出相或，即可得到占空比為50%的方波波形。占空比為50%的奇數(shù)分頻1分頻器設(shè)計(jì)半整數(shù)分頻器的設(shè)計(jì)思想是：實(shí)現(xiàn)2.5分頻，可先設(shè)計(jì)一個(gè)模3計(jì)數(shù)器，再做一個(gè)脈沖扣除電路，加在模3計(jì)數(shù)器之后，每來3個(gè)脈沖就扣除半個(gè)脈沖，即可實(shí)現(xiàn)分頻系數(shù)為2.5的半整數(shù)分頻。半整數(shù)分頻2分頻器設(shè)計(jì)數(shù)控分頻器的功能就是當(dāng)輸入端給定不同輸入數(shù)據(jù)時(shí)，對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器要求信號(hào)發(fā)生器輸出的正負(fù)脈寬是可調(diào)的，用戶可以通過預(yù)置一特定數(shù)值來獲得所需要的高電平和低電平待續(xù)時(shí)間以及占空比。這種信號(hào)發(fā)生器在實(shí)際中具有很重要的用途，如PWM(PulseWidthModulation,脈寬調(diào)制）的設(shè)計(jì)等。數(shù)控分頻器306用鎖相環(huán)IP核實(shí)現(xiàn)倍頻和相移用鎖相環(huán)IP核實(shí)現(xiàn)倍頻和相移1.altpll鎖相環(huán)IP模塊多數(shù)FPGA內(nèi)部都集成有鎖相環(huán)(PhaseLockedLoop,PLL),用以完成時(shí)鐘的高精度、低抖動(dòng)的倍頻、分頻、占空比調(diào)整、移相等，其精度般在ps的數(shù)量級(jí)。2.altpll模塊的定制3.altpll模塊的例化4.