看一下多片F(xiàn)PGA原型驗(yàn)證系統(tǒng)的時(shí)鐘同步

看一下多片F(xiàn)PGA原型驗(yàn)證系統(tǒng)的時(shí)鐘同步

SoC設(shè)計(jì)是一個(gè)整體的芯片設(shè)計(jì)，最終整個(gè)設(shè)計(jì)將在統(tǒng)一到一塊硅片上完成整個(gè)芯片，但是，原型驗(yàn)證中，這個(gè)SoC的設(shè)計(jì)要分布在多個(gè)FPGA芯片上，因此整體的設(shè)計(jì)連續(xù)性會(huì)受到影響。將我們的RTL設(shè)計(jì)分別映射到多個(gè)FPGA芯片上有三個(gè)特別的方面，我們需要特別關(guān)注。時(shí)鐘、復(fù)位和啟動(dòng)條件。為了盡可能實(shí)現(xiàn)FPGA原型平臺(tái)和最終SoC之間的完全保真度，時(shí)鐘、重置和啟動(dòng)應(yīng)表現(xiàn)為FPGA之間的硬邊界不存在。

這篇文章，我們來(lái)看一下多片F(xiàn)PGA原型驗(yàn)證系統(tǒng)的時(shí)鐘同步。先從多片F(xiàn)PGA原型平臺(tái)上綜合時(shí)鐘網(wǎng)絡(luò)時(shí)會(huì)存在的兩個(gè)潛在問(wèn)題說(shuō)起：

時(shí)鐘偏移和時(shí)鐘不確定性：一種常見(jiàn)的設(shè)計(jì)方法是使用FPGA硬件板上的PLL來(lái)生成所需的時(shí)鐘，并將其作為主要輸入分配給每個(gè)FPGA。由于到達(dá)FPGA所采用的路徑不同，板載PCB軌跡線和緩沖器可能會(huì)在相關(guān)時(shí)鐘之間引入一些不確定性和時(shí)鐘偏移。

如果忽略，這種偏移可能會(huì)在這些相關(guān)時(shí)鐘之間的短路徑上導(dǎo)致保持時(shí)間違例。后端布局布線工具通常可以解決FPGA內(nèi)的保持時(shí)間違例，但目前無(wú)法導(dǎo)入從綜合之前引入的時(shí)鐘偏斜和不確定性信息。為了解決這個(gè)問(wèn)題，F(xiàn)PGA擁有PLL（通常是FPGA中MCMM的一部分)可以與板的PLL結(jié)合使用或代替板的PLL。后端工具了解MCMM的偏斜和不確定性，并可以在布局過(guò)程中解決這些問(wèn)題。然而，分布式MCMM的使用可能會(huì)帶來(lái)上述第二個(gè)潛在問(wèn)題。

時(shí)鐘同步：當(dāng)在每個(gè)FPGA上本地重新生成相關(guān)時(shí)鐘時(shí)，存在一個(gè)潛在的時(shí)鐘同步問(wèn)題，該問(wèn)題確實(shí)會(huì)影響原始SoC設(shè)計(jì)，其中時(shí)鐘是從公共源生成和不受信任的。當(dāng)一個(gè)N分頻時(shí)鐘的多個(gè)拷貝來(lái)自一個(gè)基本時(shí)鐘，但由于復(fù)位或初始啟動(dòng)條件以及剛好不走運(yùn)遇到硬件故障，它們就不同步。

經(jīng)過(guò)分割設(shè)計(jì)的時(shí)鐘網(wǎng)絡(luò)分布在相應(yīng)的FPGA以及板上的其他時(shí)鐘組件上。通過(guò)成功的時(shí)鐘門(mén)轉(zhuǎn)換，可以使跨越所有FPGA的大量不同時(shí)鐘變得更容易，從而減少時(shí)鐘的數(shù)量和復(fù)雜性。然而，仍有許多時(shí)鐘驅(qū)動(dòng)器需要在多個(gè)FPGA中復(fù)制。重要的是，這些復(fù)制時(shí)鐘保持同步，并且在主時(shí)鐘的正確邊緣上生成任何分頻時(shí)鐘。這取決于每個(gè)FPGA在同一時(shí)鐘邊緣上的復(fù)位應(yīng)用。因此，有一種通用的FPGA之間的時(shí)鐘分布，如圖所示，

在該圖中，我們看到在板上生成的源時(shí)鐘，而在每個(gè)FPGA中使用本地MMCM來(lái)重新同步，然后通過(guò)BUFG全局緩沖器重新分配時(shí)鐘。在許多情況下，這種小型FPGA時(shí)鐘樹(shù)需要手動(dòng)插入設(shè)計(jì)中。一般分割軟件將會(huì)引入自動(dòng)將公共時(shí)鐘電路插入每個(gè)FPGA的功能。

一般SoC在頂層會(huì)設(shè)計(jì)具有全時(shí)鐘管理的CRG模塊，只需要在一個(gè)頂層模塊上進(jìn)行更改，然后使用復(fù)制將相同的結(jié)構(gòu)分區(qū)到每個(gè)FPGA中。即使SoC的RTL中的時(shí)鐘分布在整個(gè)設(shè)計(jì)過(guò)程中，復(fù)制也將幫助我們將更改限制為比其他情況下可能需要的更少的RTL文件。如果我們使用按時(shí)鐘域進(jìn)行分割設(shè)計(jì)，則可以避免復(fù)制時(shí)鐘緩沖區(qū)。這種方法的成功將取決于不同時(shí)鐘的相對(duì)扇出以及時(shí)鐘域之間的路徑數(shù)量。

無(wú)論采用何種分割策略，每個(gè)FPGA都是一個(gè)離散的實(shí)體，為了時(shí)鐘同步，每個(gè)FPGA必須有自己的時(shí)鐘生成，而不是依賴于來(lái)自另一個(gè)FPGA中的生成器的時(shí)鐘。因此，時(shí)鐘發(fā)生器必須在每個(gè)FPGA中實(shí)例化，即使SoC設(shè)計(jì)的一小部分在那里被劃分。

時(shí)鐘發(fā)生器在原型平臺(tái)中如何幫助我們？MMCM的PLL具有可以鎖定的最小頻率，因此FPGA的輸入時(shí)鐘必須至少以該速率驅(qū)動(dòng)。比如某型號(hào)的MCMM的最小鎖定頻率為10MHz，而之前的技術(shù)為30MHz或更高，這使得它們對(duì)我們的用途特別有用。它們能夠產(chǎn)生比它們可以接受的輸入慢得多的時(shí)鐘。因此，我們的任務(wù)是在原型上組裝一個(gè)時(shí)鐘樹(shù)，在那里我們?cè)贔PGA外部保持較高的頻率，然后在內(nèi)部分頻，同時(shí)保持內(nèi)部時(shí)鐘同步。我們通過(guò)以下方式實(shí)現(xiàn)：

如果SoC設(shè)計(jì)中在頂層具有時(shí)鐘發(fā)生CRG模塊，則在RTL中例化創(chuàng)建時(shí)鐘生成器塊，以替換SoC中CRG模塊時(shí)鐘的等效部分。我們使用全局基準(zhǔn)時(shí)鐘來(lái)驅(qū)動(dòng)MCMM，MCMM通過(guò)其除以n的輸出生成較慢的導(dǎo)數(shù)。

選擇板上生成的任何一個(gè)全局系統(tǒng)時(shí)鐘；其頻率必須高于最小MMCM鎖定頻率。

用全局時(shí)鐘驅(qū)動(dòng)新RTL時(shí)鐘樹(shù)的輸入。

在新的時(shí)鐘生成器RTL中，創(chuàng)建MMCM和BUFG實(shí)例樹(shù)，以創(chuàng)建所有必要的子時(shí)鐘。

在分割軟件中，根據(jù)需要將MMCM和BUFG復(fù)制到每個(gè)FPGA中，以驅(qū)動(dòng)分配到那里的邏輯。

在IO的trace分組分配期間，必須將全局時(shí)鐘分配給FPGA的全局時(shí)鐘輸入。

如果時(shí)鐘產(chǎn)生或者門(mén)控更加分布，那么我們可能需要將BUFG和MMCM組件直接實(shí)例化到不同的RTL文件中，但我們應(yīng)該始終關(guān)注復(fù)制如何使此過(guò)程更容易。

對(duì)于多FPGA原型驗(yàn)證系統(tǒng)，我們可能需要時(shí)鐘樹(shù)中額外的層次結(jié)構(gòu)。我們應(yīng)該使用板載PLL驅(qū)動(dòng)每個(gè)板的主時(shí)鐘，并在每個(gè)板上使用PLL重新同步，使用板的本地PLL輸出驅(qū)動(dòng)每個(gè)FPGA，通過(guò)使用PLL和匹配的延遲時(shí)鐘PCB跡線和電纜來(lái)避免FPGA板之間的時(shí)鐘偏移。因?yàn)榭梢允褂枚鄠€(gè)PLL和MCMM，所以本地慢時(shí)鐘必須與全局時(shí)鐘同步。這是通過(guò)使用基準(zhǔn)時(shí)鐘作為每個(gè)MMCM的反饋時(shí)鐘輸入來(lái)實(shí)現(xiàn)的。

為什么不使用板載全局時(shí)鐘資源生成所有時(shí)鐘。畢竟，我們可能在電路板上安裝了專(zhuān)門(mén)的PLL設(shè)備，例如，最低鎖定頻率甚至更低。這里需要注意的問(wèn)題是